Verilog实现PCI到local bus桥接：协议、状态机与工程实践

简介面向FPGA与嵌入式系统的PCI局部总线Verilog接口设计包以Wishbone总线与PCI局部总线之间的双向桥接为核心包含收发两个独立转换模块。压缩包共413个文件、大小12.64MB其中93个Verilog源文件构成主体逻辑配套仿真参数ncvlog/ncsim等args脚本、Xilinx约束文件UCF/SDC、说明文档、PDF、makefile与prj工程脚本完整覆盖从源码编辑、仿真到综合实现的常见流程。已有160人学习下载适宜希望深入理解PCI总线协议、从事FPGA外设接口开发的工程师及高年级学生。借助源码与工程配置可直观学习地址译码、命令/响应处理、数据传输、中断处理等关键机制两个模块分别完成Wishbone到PCI及PCI到Wishbone的转换便于独立复用。结合脚本与PDF文档可在主流FPGA工具链中快速开展仿真与综合有效降低自研总线桥接模块的入门门槛与调试成本为系统集成提供参考。1. PCI 早已不是主流但 local bus 桥接的 Verilog 基本功还没过时打开 Windows 设备管理器H61 主板上那个顶着黄色感叹号的“PCI 简单通讯控制器”十有八九是一块 PCI 采集卡没能被操作系统认出来。这类卡的 FPGA 里跑的正是 Verilog 写的 PCI 目标设备把 32 位 PCI 复用总线翻译成处理器可以直接操作的 local bus。像 pci.tar.gz 这种压缩包命名的后半段“PCI verilog_local bus”通常就是一套 PCI 核源码加一个 local bus 示例工程。下面按“协议、状态机、仿真约束、加固”四个层面展开覆盖做 PCI 数据捕获和信号处理板卡时要用的整套方法对只有项目经验、没系统学过总线的人同样有信息量。2. 先把 PCI 时序读透local bus 只是把复用总线“摊平”PCI 33MHz、32 位配置的理论带宽是 132MB/s今天看不算快但它把地址/数据复用、字节使能、换向周期、奇偶校验、主从协商全放在同一组信号上比 AXI 更容易看清总线本质。把 PCI 侧每个时钟周期翻译成 local bus 一侧的读写脉冲是整份代码的核心工作。理解不了这一层后面状态机写多少行都是废的。2.1 PCI 管脚分四组常用的就 15 个左右PCI 目标设备不需要关心 REQ#/GNT#那是总线主设备的事真正要打交道的信号可以归成四组。下面这张表按“地址数据、控制、配置、错误”归类方向以总线视角为准。组别信号方向作用地址/数据AD[31:0]inout地址期放物理地址数据期放数据地址/数据C/BE#[3:0]inout地址期放总线命令数据期放字节使能控制FRAME#主→从拉低表示事务开始并持续突发控制IRDY#主→从主设备就绪写时表示 AD 上数据有效控制TRDY#从→主目标就绪读时表示 AD 上数据有效控制DEVSEL#从→主目标声明认领本次访问控制STOP#从→主请求提前结束重试/断开/目标终止配置IDSEL主→从配置访问时的“片选”错误PAR/PERR#/SERR#双向/从偶校验位、数据校验错、系统错时钟CLK/RST#全局33MHz 典型周期 30ns复位低有效带 # 的信号全部低电平有效复位后要拉高Verilog 里别把frame_n 1b0写出别的含义。AD 和 C/BE# 复用是 PCI 最容易错的地方同一组引脚地址期放地址和命令数据期放数据和字节使能两套含义只靠“当前处在哪个阶段”切换。目标设备在 FRAME# 拉低后的第一个时钟沿锁存 AD 和 C/BE#锁存完立刻译码。2.2 一次读事务的时钟级过程换向周期是很多人第一次写错的地方拿主设备读本地 0x80000000 举例完整过程有四步。第一步FRAME# 拉低AD 上是地址C/BE# 上是命令目标设备在这拍锁存并译码。第二步是读事务特有的换向周期主设备释放 AD目标设备准备驱动中间必须有一拍谁都不驱动 AD 的空拍否则 32 根线两边同时推电气上是短路仿真里直接出现 X。第三步进入数据期IRDY# 和 TRDY# 同时为低的那一拍数据被真正采样任一为高就是 wait state。第四步最后一拍传输开始前主设备拉高 FRAME#传输完成后总线回到空闲。突发读和单次读的差别只在数据期FRAME# 保持低地址只发一次之后每拍换一个新地址对应的数据地址期 C/BE# 上的命令决定这次是什么事务。最常用的几条命令如下表。C/BE#[3:0]命令典型用途0010 / 0011I/O 读 / I/O 写访问低速外设寄存器0110 / 0111存储器读 / 存储器写寄存器访问、DMA 突发最常见1010 / 1011配置读 / 配置写上电枚举时用靠 IDSEL 选设备1110 / 1100存储器读行 / 读多行预取式突发高性能卡才用配置读写的地址期AD 上放的并不是内存地址而是总线号、设备号、功能号和寄存器偏移拼出来的内容目标设备只认 IDSEL 是否有效。换到 local bus 视角配置空间是一段独立寄存器不占用 BAR 窗口两个地址空间必须分开译码混在一起写会导致枚举阶段就出错。2.3 local bus 侧分包字节使能、计数器和多字节收发local bus 最常见形态是一个 32 位同步从机接口地址、写数据、读数据、读写使能、ready 应答。PCI 数据期每拍 32 位但 local bus 上挂的可能是 8 位寄存器堆比如 I2C 控制器的 EEPROM 读写字、UART 的寄存器组。这时 PCI 数据期的 C/BE# 就从“命令”变成“拆分依据”。// 32 位 PCI 写数据按字节使能拆给 8 位宽的 local 寄存器堆 always (posedge lclk) begin if (l_wr l_ready) begin if (l_be[0]) mem[{l_addr[31:2], 2b00}] l_wdata[ 7:0]; if (l_be[1]) mem[{l_addr[31:2], 2b01}] l_wdata[15:8]; if (l_be[2]) mem[{l_addr[31:2], 2b10}] l_wdata[23:16]; if (l_be[3]) mem[{l_addr[31:2], 2b11}] l_wdata[31:24]; end end这个 always 块在每个 local 时钟上升沿检查l_wr l_ready两者同时为高说明 PCI 那一拍数据已被确认接收。l_be是数据期的 C/BE#低有效所以l_be[0]控制最低字节。地址用{l_addr[31:2], 2bxx}拼回字内偏移保证多字节收发按字节递增不会出现连续写四个字节却落在同一个字上的低级问题。如果 local 从设备很慢比如 EEPROM 每次写都要内部几十微秒的写周期host 突发写四个 32 位字local 侧一次只能收一个字。常见做法是 PCI 侧放一个同步 FIFO突发写全部收下local 侧按自己节奏排空FIFO 深度按最大突发长度算而不是拍脑袋定 16。读方向要小心FIFO 只解决写突发读突发跟不上时应该用 retry而不是无限拉高 TRDY# 占着总线否则整个 PCI 吞吐会掉到个位数 MB/s。3. 用 Verilog 搭一个最小 PCI 目标设备三段式状态机打底这章给出一个能直接改造的最小目标设备。定位是 target 加 local bus 从机不包含 REQ#/GNT#不需要仲裁逻辑只做存储器读写和配置读写两件事。I/O 空间留给你按同样骨架扩展。3.1 状态机骨架IDLE、ADDR、RD_TURN、DATA三段式状态机的写法是状态寄存器、次态逻辑、输出寄存器分开仿真好查、时序好收敛这也是面试里手撕总线状态机时最稳妥的套路。PCI 目标设备的最小状态集就四个总线空闲、地址期、读换向、数据期。localparam S_IDLE 3d0, S_ADDR 3d1, S_RD_TURN 3d2, S_DATA 3d3; reg [2:0] state, next_state; reg [31:0] addr_lat; // 地址期锁存的地址 reg [3:0] cmd_lat; // 地址期锁存的命令 reg bar0_hit, ad_oe; reg [31:0] ad_out; wire is_mem (cmd_lat[3:2] 2b01); // 011x 存储器读写 wire is_read is_mem !cmd_lat[0]; // 0110 存储器读 always (posedge clk or negedge rst_n) // 第一段状态寄存器 if (!rst_n) state S_IDLE; else state next_state; always (*) begin // 第二段次态逻辑 next_state state; case (state) S_IDLE: if (!frame_n) next_state S_ADDR; S_ADDR: next_state is_read ? S_RD_TURN : S_DATA; S_RD_TURN: next_state S_DATA; S_DATA: if (!irdy_n !trdy_n frame_n) next_state S_IDLE; default: next_state S_IDLE; endcase end读事务为什么要单独一个换向状态AD 在地址期由主设备驱动数据期要换成目标设备驱动中间少了空拍两边同拍驱动就是总线竞争仿真直接 X。写事务不需要换向因为数据一直由主设备握着。次态逻辑判断用寄存器版cmd_lat而不是实时读 C/BE#是为了避免地址期 AD 上的跳变毛刺影响状态判断。第三段是输出寄存器和数据通路。local 读数据这里直接用组合返回寄存器输出的 local 总线需要打一拍这正好是 4.3 节要讲的坑之一。always (posedge clk or negedge rst_n) begin if (!rst_n) begin devsel_n 1b1; trdy_n 1b1; stop_n 1b1; l_wr 1b0; l_rd 1b0; ad_oe 1b0; end else begin devsel_n 1b1; trdy_n 1b1; stop_n 1b1; l_wr 1b0; l_rd 1b0; case (next_state) S_ADDR: begin addr_lat ad; cmd_lat cbe; bar0_hit (ad[31:20] BAR0[31:20]); end S_RD_TURN: ad_oe 1b0; // 谁都不驱动 AD S_DATA: begin ad_oe is_read; // 读才驱动 AD if (is_mem) begin l_addr addr_lat; if (cmd_lat[0]) begin l_wdata ad; l_wr 1b1; end else begin l_rd 1b1; if (l_ready) trdy_n 1b0; end end end endcase if (next_state S_IDLE) ad_oe 1b0; end end assign ad ad_oe ? l_rdata : 32bz; // 读数据直接上 AD assign cbe 4bz; // 目标设备不驱动 C/BE#devsel_n在数据期首拍拉低约等于 fast/medium 之间的 DEVSEL 时序系统都能接受。trdy_n这里简化成“l_ready 来一拍就放行一拍”真实工程里要跟随整个数据期连续保持 wait state还要和 IRDY#/FRAME# 组合判断最后一拍这些都可以在这个骨架上加条件补。3.2 配置空间与 BAR 译码先让操作系统认你上电后 CPU 会扫描总线 0 上的每个设备号发配置读命令此时 IDSEL 起着片选的作用通常由某根 AD 线直连。目标设备必须做到IDSEL 有效且命令是配置读时才响应配置写的偏移来自 AD[7:2]按 dword 对齐。配置空间前 16 字节决定了设备能不能被识别。偏移名称读写属性说明0x00VID/DID只读厂商号和设备号驱动匹配靠它0x04Command/Status部分可写bit0 I/O 使能、bit1 内存使能0x08Class Code/Rev只读设备类别如 0x078000 简单通讯控制器0x10BAR0只读系统回写探测系统写全 1 看有多少位可置位来算大小// 配置读数据选择 reg [31:0] cfg_cmd_status; wire [31:0] cfg_rdata; always (*) begin case (addr_lat[7:2]) 6h00: cfg_rdata {DID, VID}; 6h01: cfg_rdata cfg_cmd_status; // 命令/状态写 1 清状态位 6h02: cfg_rdata {CLASS_CODE, 8h01}; 6h04: cfg_rdata BAR0; default: cfg_rdata 32h0; endcase end类代码还决定 Windows 设备管理器怎么给你归类新的板卡如果默认写 0x078000装不上驱动就会在 H61 这类主板上显示“PCI 简单通讯控制器”加黄色感叹号这其实是正常现象说明枚举阶段已经通过卡在了驱动匹配这一步。另一个容易漏的是命令寄存器 bit1内存空间使能。不少实现拿到 BAR 就无条件译码系统关掉空间使能后设备照样响应枚举阶段会出现地址分配异常的怪问题。正确做法是把cfg_cmd_status[1]加进 BAR 命中条件bar0_hit mem_enable (ad[31:20] BAR0[31:20]);。3.3 奇偶校验可以晚点做但不能不做PAR 是 AD[31:0] 和 C/BE#[3:0] 的偶校验要求 PAR 加上这两组信号后总的高电平数为偶数所以 PAR 就是全部 36 位的异或结果。生成逻辑很短难点在时序上规范要求 PAR 比对应的地址期或数据期延后一拍因为接收方也在采样后一拍才检查。assign par_comb ^ad ^ ^cbe; // 当前总线上 AD 与 C/BE# 的异或 // 工程做法打一拍输出与 AD/C/BE# 的有效窗口对齐 always (posedge clk or negedge rst_n) if (!rst_n) par 1b0; else par par_comb;读数据期 PAR 由目标设备驱动写数据期和地址期由主设备驱动所以 PAR 的 OE 要和 AD 的 OE 保持一致不能一直挂在总线上。PERR# 是数据期奇偶错误指示目标设备发现写数据校验不对时拉低一拍很多项目为了省事不接 PERR#真机偶发数据错时无从定位我建议至少把校验结果做成一个可读状态位出问题能查。4. 仿真先于上板testbench、SDC 约束和 inout 三个经典坑写完 RTL 先别急着上板。PCI 是共享总线仿真里先确认三态行为、换向周期和 ready 握手都对再谈时序收敛。这一章给出一套能直接跑的 BFM 式 testbench以及 33MHz 下的 SDC 参考约束。4.1 用 BFM 式 task 封装 PCI 读写BFM 思路是把主设备的驱动行为封装成 task测试用例里只调用pci_wr32和pci_rd32不关心每拍信号怎么变。testbench 里 AD 必须声明成 tri 类型并挂 weak 上拉否则换向空拍时浮空成 X会一路传进状态机。timescale 1ns/1ps module tb_pci_target; reg clk 0; always #15 clk ~clk; // 33.33MHz reg rst_n 0; tri [31:0] ad; tri [3:0] cbe; reg [31:0] ad_drv; reg ad_oe; assign ad ad_oe ? ad_drv : 32bz; pullup(ad); pullup(cbe); // 空拍时不浮空 reg frame_n 1, irdy_n 1, idsel 0; wire trdy_n, devsel_n, stop_n, par; pci_target dut(.*); task pci_wr32(input [31:0] a, input [31:0] d); begin (posedge clk); frame_n 0; irdy_n 1; ad_oe 1; ad_drv a; cbe 4b0111; // 存储器写 (posedge clk); cbe 4b0000; ad_drv d; irdy_n 0; // 数据上总线 while (trdy_n) (posedge clk); // 等目标接收 (posedge clk); frame_n 1; irdy_n 1; ad_oe 0; end endtask task pci_rd32(input [31:0] a, output [31:0] r); begin (posedge clk); frame_n 0; ad_oe 1; ad_drv a; cbe 4b0110; // 存储器读 (posedge clk); ad_oe 0; cbe 4b0000; // 释放 AD换向 (posedge clk); irdy_n 0; // 主设备就绪 while (trdy_n) (posedge clk); #1 r ad; // #1 避开采样竞争 (posedge clk); frame_n 1; irdy_n 1; end endtask读 task 里最关键的就是地址期后立刻ad_oe 0这一行对应换向周期漏了它主设备在整个数据期都拽着 AD目标设备再驱动就是双驱动。#1 r ad是仿真经验退出 while 循环的那个边沿其他 always 块的非阻塞赋值可能还没完成直接采样会拿到旧值或 X。仿真环境本身的问题要和 RTL 分开排比如 Quartus 17.1 常见的 failure to obtain a verilog simulation license多半是 ModelSim/Questa 授权没起来和代码无关。写代码阶段就用 VS Code 挂 verible 或 icarus lint 做静态检查三态和位宽错误能在仿真前拦下一半。4.2 33MHz 时序约束SDC 里的四个数怎么来约束本质是把 PCI 规范里对端器件的 AC 参数折算成 FPGA 引脚的 input/output delay。33MHz 下周期 30ns主控制器的 tval时钟沿到输出有效最大 11ns对端输入建立时间 tsu 是 7ns保持时间 thold 是 0ns。下面这组是 Quartus 上惯用的写法。create_clock -name pci_clk -period 30.000 [get_ports clk] # 输入路径主控制器驱动 AD/控制信号tval 最大 11ns最小 2ns set_input_delay -max 11.0 -clock pci_clk [get_ports {ad[*] cbe[*] frame_n irdy_n idsel}] set_input_delay -min 2.0 -clock pci_clk [get_ports {ad[*] cbe[*] frame_n irdy_n idsel}] # 输出路径目标输出到对端输入对端 tsu7nsthold0ns set_output_delay -max 7.0 -clock pci_clk [get_ports {ad[*] trdy_n devsel_n stop_n par}] set_output_delay -min 0.0 -clock pci_clk [get_ports {ad[*] trdy_n devsel_n stop_n par}]参数含义33MHz 参考值tval max时钟上升沿后输出才有效的最晚时刻11 nstval min输出可能变化的最早时刻2 nstsu对端输入建立时间7 nsthold对端输入保持时间0 ns输入约束 11ns 意味着 FPGA 内部路径只剩30 - 11 - 寄存器setup的预算输出约束 7ns 表示输出路径必须在30 - 7内完成。这两个数字是理论下限板级还有走线延迟个人习惯在 max 值上加 0.5~1ns 余量但别加太多不然综合器会拿工作频率换时序。IDSEL 如果直接接 AD 的某一位它和 AD 同时有效用 AD 的输入约束即可单独对它设 false path 会让配置读的建立时间完全不被检查枚举阶段容易出现间歇性失败。4.3 inout 换向周期的三个经典坑仿真里的 X 态有九成来自三态处理。换向周期漏拍、OE 早开一拍、inout 没挂 pullup都会让 AD 变成 X进而污染状态译码和奇偶校验。第一个坑是 OE 时序OE 和 AD 数据必须同一个时钟沿切换不能在组合逻辑里把 OE 和 ad_out 分开控制否则会出现半个周期的“半驱动”状态后仿最容易抓出这种毛刺。第二个坑是仿真环境里三态必须配tri类型加pullup综合后的网表里 pad 有弱上拉行为仿真没有浮空的 AD 会让整条数据通路显示 X排查半天发现不是代码问题。第三个坑是 IDSEL 的门控。参考设计里常见的错误是把 IDSEL 当普通输入直接参与 case导致配置命令没来时也误判配置写。正确条件是cfg_wr idsel (cmd_lat 4b1011)并且要保证 IDSEL 只在配置事务的地址期被采样跟内存译码完全隔离。5. 上板前先给 local bus 做三个加固超时、写 FIFO、真机回灌前面能仿真、能过时序板卡已经可以动起来了但要在一台真实电脑上连续跑一晚上数据采集还差三个加固点。5.1 local bus 超时转 retry别让 PCI 总线无限等local 从设备挂死、l_ready 永远不来时目标设备不能一直拉高 TRDY# 拖着整条总线。PCI 规范给出的答案是 retry目标设备保持 DEVSEL#不发数据拉低 STOP#主设备下个周期重新发起事务。加一个计数器就能实现。reg [3:0] rd_wait; always (posedge clk) begin if (state S_DATA is_read !l_ready) begin if (rd_wait) stop_n 1b0; // 满 16 拍发 retry else rd_wait rd_wait 1b1; end else rd_wait 4d0; end这里rd_wait是 4 位全 1 的判断verilog 计数器满值写法省掉一个比较器。STOP# 和 DEVSEL# 同时有效且没有数据传过语义就是 retry这一拍绝不能同时给 TRDY#否则主设备会认为传了一拍有效数据。5.2 写突发用 FIFO 兜底读保持发布顺序local 侧慢时PCI 写突发全部收进 FIFOlocal 侧按自己速度排空深度按最大突发长度取整到 2 的幂32 位宽的核用 16 深基本够。如果 local 时钟和 PCI 时钟不同频就把同步 FIFO 换成异步 FIFO这也是异步 fifo 在总线桥里的典型应用场景。读数据不能直接从 FIFO 里回因为读结果不能越过前面已经接受的写请求否则顺序全乱常见做法是读写都走同一套 local 总线仲裁写突发进 FIFO读严格串行。5.3 真机验证用 devmem 做模式回灌板卡插进机器后先在 Linux 下用 lspci -vvv 确认 BAR0 基址再确认命令寄存器 bit1 已置 1。没有驱动时可以用 setpci 直接写命令寄存器然后对 BAR0 做滑动窗口式的地址数据回灌。devmem 0xF0000000 32 0x5A5AA5A5 devmem 0xF0000000 32 for i in $(seq 1 1000); do devmem 0xF0000000 32 0x$i v$(devmem 0xF0000000 32) [ $v ! 0x$(printf %x $i) ] echo MISMATCH $i done第一组命令验证单个 dword 读通循环脚本验证连续 1000 次读写不回错。地址要换成 lspci 里查到的 BAR0 实际基址这个基址是操作系统分配出来的不是你在 RTL 里写死的那个值。脚本跑的地址每次相同、数据滚动变化能同时覆盖数据通路和字节使能两部分的正确性。这组回灌循环跑过不出错再去做后面的数据捕获链路问题定位范围会小得多。本文还有配套的精品资源点击获取