数字电路与模拟电路、System Verilog

文章目录第 1 章 数字与模拟1.定义2.对比3.奈奎斯特 采样定理【针对“模数转换”】第 5 章 锁存器和触发器1.触发器 (Flip-Flop)(1)边沿触发(2)D触发器 (D Flip-FlopDFF)2.锁存器 (Latch)(1)电平触发(2)D锁存器第6 章 数字电路语言1.Verilog语言2.Verilog语言 与 System Verilog语言的区别3.Verilog 和 bitfile 的关系第 1 章 数字与模拟1.定义模拟是连续不断的数字是离散跳跃的2.对比3.奈奎斯特 采样定理【针对“模数转换”】核心问题把连续的模拟信号如声音变成离散的数字信号0和1时采样率该定多高奈奎斯特-香农采样定理通常简称奈奎斯特定理指出为了让采样后的数字信号能够无失真地还原回原来的模拟信号采样频率(f s f_sfs​)必须大于或等于被采样信号中最高频率分量(f m a x f_{max}fmax​)的 2 倍。数学表达f s 2 ⋅ f m a x f_s2·f_{max}fs​2⋅fmax​(实际工程中必须严格大于等于只是理论临界值。这个2 ⋅ f m a x 2·f_{max}2⋅fmax​这个临界值就叫作奈奎斯特频率。为何是2倍注意区分 计算机网络-物理层的奈氏准则即 “奈奎斯特第一准则”。【针对“基带传输”】核心问题在没有噪声的理想信道上发报机码元每秒钟最多能发多少个符号波特才不会在接收端互相撞车码间串扰—— 只要按照“速率 ≤ 2W Baud”这个条件去设计滤波器波形码元就不会互相踩脚第 5 章 锁存器和触发器1.触发器 (Flip-Flop)输入D输出Q(1)边沿触发只有时钟跳变那一瞬间采样更新其余时刻输入输出完全隔离。(2)D触发器 (D Flip-FlopDFF)D触发器的基本功能可以概括为“边沿触发、采样锁存”。它有两个最重要的引脚D数据输入待存储的数据。Q数据输出输出的数据。CLK时钟控制采样的节拍。1.定义D 触发器是边沿触发的时序存储单元核心用来锁存 1bit 二进制数据。2.功能上升沿 D 触发器只在时钟 0→1 跳变瞬间抓取 D 的值存到 Q其余时间 D 随便变Q 纹丝不动。带 D (Data) 数据输入、仅用来寄存输入信号的单元叫D触发器/D锁存器D是输入 (Data)Q是输出 (Output)2.锁存器 (Latch)(1)电平触发依靠持续一段高低电平控制直通 / 锁存电平有效期间输入实时传递到输出。(2)D锁存器1.定义D 锁存器是电平触发的 1 比特时序存储单元核心包含数据输入端 D、使能控制端 EN、输出端 Q(1)当使能 EN 为有效高电平时器件处于透明状态输出 Q 实时跟随输入 D 同步变化(2)当使能 EN 变为低电平时器件进入锁存状态保持 EN 变低前一刻 D 的数值此后 D 信号改变不会影响输出 Q。2.功能D锁存器靠使能信号 EN控制分两种状态(1)EN 有效(高电平)D的值随时传给Q(2)EN 无效(低电平)无变化Q的值是最后一刻高电平时的D的值3.区别(1)D触发器边沿触发仅跳变瞬间采样其余时间输入输出完全隔离。(2)D锁存器电平触发第6 章 数字电路语言1.Verilog语言Verilog是一种硬件描述语言(HDL)。它主要用于数字电路设计和数字逻辑。2.Verilog语言 与 System Verilog语言的区别Verilog 和 System Verilog可以类比 C 和 C的区别。3.Verilog 和 bitfile 的关系