半屏蔽功率电感高感值新品解析：从选型困境到电路收益

很多硬件工程师看到“半屏蔽功率电感”这几个字第一反应往往是“哦就是那个比全屏蔽便宜、比无屏蔽稍微好点的中间选项”。说实话大多数时候这个印象没啥问题但如果你只把它当做一个“预算妥协方案”那你可能会错过一个非常关键的产品趋势。最近Bourns宣布扩展其半屏蔽功率电感产品线推出新系列并把最大电感值往上顶了一截。单看新闻标题好像是例行公事的“产品阵容补全”但仔细扒一扒这件事对电源设计的影响远不止“多了一个可选料号”那么简单。我长期在做DC-DC电源和滤波电路的器件选型对这类被动元件的规格变化比较敏感。这次借Bourns新系列的机会把半屏蔽电感背后的技术逻辑、高电感值带来的真实收益、以及选型时容易被规格书误导的地方一次性说清楚。1. 从一次选型困境说起为什么“最大电感值”会成为产品线的短板先说一个我实际踩过的坑。去年做一款通信设备的辅助电源拓扑是标准的同步Buck开关频率设为500kHz输入48V输出3.3V/4A。按照常规选型思路纹波电流控制在额定电流的30%左右算出来需要大约4.7µH到6.8µH的电感。表面上看这个感值很常见几乎每家厂商都有但问题出在封装和高度上。设备结构件把电感的高度限制在3mm以内同时因为靠近天线区域对EMI有明确要求——裸屏蔽电感直接不能用全屏蔽电感在成本和供货上有压力。于是我把目光投向半屏蔽电感结果发现事情没这么顺利常规半屏蔽系列在这个封装高度下电感值覆盖范围大多在0.33µH到33µH之间看起来是够用的。但当我考虑到高温降额、DC偏置下的电感衰减、以及批量生产中电感量公差带来的纹波变化6.8µH的设计余量就变得很紧张我真正想要的是一个10µH到15µH的、同封装尺寸的备选。而在那家厂商的目录里这个区间恰好是半屏蔽电感的空白。这不是个例。翻一翻Bourns现有的SRN系列半屏蔽功率电感比如SRN3015、SRN4026这些常用封装最大感值大多止步于几十微亨。真正能覆盖到100µH、220µH甚至更高感值区间的往往是全屏蔽系列如SRP系列或者绕线式共模电感。这就导致了一个尴尬局面你想用半屏蔽的成本优势就得牺牲高感值选型空间你想用高感值就被迫上全屏蔽或者非屏蔽方案。产品线在高感值端出现结构性缺口。Bourns这次扩展的新系列核心价值就是把半屏蔽电感的最大电感值往上提。对工程师来说这不仅仅是“多了一个料”而是让“半屏蔽高电感”这个组合第一次成为可能很多以前需要全屏蔽或外部加入磁屏蔽设计才能解决的场景现在可以压缩成本、缩减面积。1.1 一个新系列补上的是“结构性缺口”而非“容量扩展”很多人会误以为增加最大电感值就是同样的磁芯多绕几圈线圈的事。实际上问题复杂得多。在半屏蔽结构里磁芯顶部和侧面的屏蔽层是不连续的设计上存在漏磁路径。当电感值提升意味着线圈匝数增加漏磁带来的EMI问题会被放大同时线圈的直流电阻也会明显上升。如果只是简单增加匝数做出来的电感可能感值达标了但效率、温升、EMI全都不合格。所以一个真正可用的高感值半屏蔽电感背后是磁芯材料配方、绕组结构、屏蔽层开窗位置几个维度的重新调整。这也是为什么很多厂商在半屏蔽系列上宁愿把感值上限“砍”在一个保守区间。Bourns的新系列如果真的把感值天花板推上去说明他们的屏蔽层结构和磁芯配合已经做到了在更高匝数下依然能把漏磁压住。对于终端设计者这个技术进步比单纯的多一个料号有意义得多。2. 半屏蔽结构的技术账别以为只是“屏蔽了一半”那么简单要理解这次升级的意义先得把三种常见的功率电感结构掰开揉碎讲清楚。很多新手工程师容易把“半屏蔽”理解成“屏蔽性能减半”这其实是一个误导性很强的类比。从电磁屏蔽的本质来看半屏蔽真正的设计思路是“定向屏蔽”。2.1 三种屏蔽结构的本质差异结构类型常见构造磁屏蔽效果漏磁方向成本典型应用非屏蔽/无屏蔽裸磁芯漆包线差全向辐射最低对EMI不敏感的DC-DC、低频滤波半屏蔽磁芯顶部或局部磁屏蔽材料中等主要集中在未屏蔽侧中等对EMI有一定要求的电源、LED驱动全屏蔽磁芯全包裹外部磁屏蔽层优秀极小最高通讯、医疗、汽车电子等强EMI要求场景半屏蔽电感的结构通常是用一块磁性屏蔽材料覆盖磁芯的顶部或者围绕磁芯的侧面形成一个半包围结构。它的核心思路是把漏磁最集中的方向通常是顶部屏蔽掉而允许磁芯底部和侧面的漏磁存在。这么做的好处是在不显著增加成本和体积的前提下把电感的辐射方向控制在一个可预测的范围内让设计者可以在PCB布局时通过“方向性放置”来规避敏感信号。这里的关键认知是半屏蔽电感不是给不了全屏蔽的性能而是把屏蔽性能用在刀刃上。在大多数DC-DC应用中真正敏感的走线往往只有一个方向比如反馈线、模拟采样线。通过把半屏蔽电感的开放漏磁侧朝向不敏感区域比如地平面大面积覆盖的方向就能在成本和性能之间找到平衡点。2.2 高感值半屏蔽电感的漏磁与EMI博弈电感值提升后线圈匝数N增加根据磁动势公式 ( F N \times I )在相同电流下磁动势成比例上升。这直接导致漏磁通量增大。在半屏蔽结构中未覆盖区域的漏磁会明显增强如果处理不好不仅影响EMI性能甚至可能在电感附近造成局部磁场干扰影响相邻的磁性元件或高频信号线。Bourns新系列如果要把感值做到更高档位还同时在半屏蔽框架下维持可控的漏磁参数可以想见他们在磁芯材料和屏蔽层的搭接方式上做了一些优化。比较常见的手段有两种一是调整屏蔽层的搭接角度使得漏磁方向更偏向地平面的垂直方向而不是水平方向从而减少对周边走线的耦合二是选择初始磁导率更高的铁氧体材料在同样匝数下获得更高的感值避免匝数过度增加带来漏磁失控。2.3 半屏蔽电感的一个隐性优势低成本下的更高饱和电流全屏蔽电感因为磁屏蔽层本身就是磁路的一部分其磁芯结构相对固定想要提高饱和电流往往需要换更大的磁芯或者用更贵的材料。半屏蔽电感的磁芯周围有一部分暴露在空气中磁阻较高从一定程度上会降低有效磁导率使得电感随DC偏置的衰减曲线相对平缓。这一点在感值升级到高区间时反而成为一个优势——大感值下通常对应的匝数多DC偏置下的电感保持率更容易维持。这也是为什么我倾向于在“中低电流、较高波纹抑制要求”的场合仔细考察半屏蔽电感而不是一味的追全屏蔽。3. 高电感值带来的真实电路收益纹波、瞬态和饱和的算账聊了半天产品结构回到电路层面。把电感的L值往上提到底给电源设计带来多少实际收益我用一个实际算例来拆解。3.1 纹波电流的数学账Buck电路的电感纹波电流可以用经典公式估算[ \Delta I_L \frac{(V_{in} - V_{out}) \times D}{L \times f_{sw}} ]其中 ( D V_{out} / V_{in} )是占空比。以我前面提到的48V转3.3V、开关频率500kHz为例( V_{in} 48V )( V_{out} 3.3V )( D 3.3 / 48 \approx 0.06875 )( f_{sw} 500kHz )。当 ( L 6.8\mu H ) 时 (\Delta I_L (48 - 3.3) \times 0.06875 / (6.8 \times 10^{-6} \times 500 \times 10^{3}) \approx 0.904A)当 ( L 15\mu H ) 时 (\Delta I_L (48 - 3.3) \times 0.06875 / (15 \times 10^{-6} \times 500 \times 10^{3}) \approx 0.410A)同样是4A负载15µH的纹波电流从0.9A降到了0.41A降幅超过55%。纹波电流减少输出电压纹波也会成比例下降在陶瓷电容为主的输出级ESR很低纹波主要由电容充放电决定。实测下来输出纹波可以从15mV降到7mV左右。对于通信设备辅助电源这种要求纹波干净的场景这是一个非常直观的收益。3.2 瞬态响应与电感体积的两难电感值增大好处是纹波小坏处是瞬态响应变慢。电感的电流变化率由 ( di/dt V_L / L ) 决定L增大了同样的电压下电流上升速率变慢。这导致负载突变时输出电容需要承受更大的电压跌落。所以高感值方案适用于对瞬态响应要求不苛刻、但对纹波敏感的负载比如音频电路、精密模拟前端以及某些传感器供电。另外还要看实际占板面积。同样的封装尺寸下感值增大意味着磁芯要容纳更多匝数线径往往会被压缩等效直流电阻 ( DCR ) 会上升。如果DCR涨得太快电感的铜损 ( P_{cu} I_{rms}^2 \times DCR ) 会成为问题。这就是为什么高感值半屏蔽电感不是“随便绕一绕就行”厂商必须在磁芯材料磁导率上做文章。3.3 饱和电流比“电感值”更需要关注的一个数字任何功率电感都有饱和电流 ( I_{sat} )通常定义为电感值跌落到初始值的80%或70%时对应的DC电流。半屏蔽电感在这方面的参数往往比全屏蔽要标得更“real”。因为全屏蔽结构的磁芯磁阻低偏置电流增大时磁通更容易接近饱和点半屏蔽结构因为有部分磁通走空气路径磁芯饱和度相对延后。这也是一个常被忽略的点同一个感值的半屏蔽电感在额定电流下的实际电感保持率可能比全屏蔽电感更好。这对于高感值选型尤其重要。因为高感值本来就意味着匝数多、磁路长如果磁芯饱和特性差在大电流下感值掉得飞快“高电感”就是一个纸面数字。4. 从规格书到板级验证半屏蔽电感选型实操有了产品最终还是要落到选型和测试。我整理了一些半屏蔽电感选型、以及高感值版本应用的实操经验。4.1 规格书必须看的几个参数参数为什么关键高感值版本特别关注点额定电感值决定纹波和频率特性看测试频率通常是100kHz或1MHzDCR影响效率和温升高感值版本DCR通常更高要算铜损占比饱和电流决定最大可用电流看条件是“电感值下跌30%”还是“温度上升40℃”温升电流决定长期可靠性高感值版本绕组密散热差温升更容易超标自谐振频率高于自谐振频率后电感呈现电容性高感值版本圈数多寄生电容大自谐振频率会下降需确保离开关频率、谐波频率足够远其中最容易被忽视的是自谐振频率。大感值电感往往伴随着大的寄生电容绕组间分布电容。假设一个15µH的电感自谐振频率是12MHz那么它在500kHz开关频率下工作没问题但如果设计里有高频开关噪声比如用SiC/GaN的高速开关拓扑开关沿的谐波成分很容易激励到自谐振频段。这时候电感的阻抗特性变得不可预测滤波器可能变成“自激器”。4.2 板级验证的几个关键细节第一测试电感的实际感值注意要让电路工作在目标电流状态下。有些工程师用LCR表在空载下测一下电感量就以为万事大吉这是不对的。高感值电感在DC偏置下的衰减曲线必须实测。正确做法是用高精度电感测试仪叠加DC偏置电流通常供应商的规格书上也能找到L/I曲线但要注意温度条件。第二半屏蔽电感的方向性在布局时必须考虑。因为半屏蔽电感的漏磁具有方向性布局时要将开放漏磁侧对着地平面或者远离敏感走线。配合Bourns这类新系列的高感值产品方向性更要注意因为高感值下漏磁总量更大方向性的影响会被放大。第三EMI预扫描时重点关注垂直方向的磁场耦合。全屏蔽电感可以在PCB上方空间提供“干净”的磁场环境半屏蔽电感则会在开放侧产生较强的杂散磁场。如果电感上方有塑胶壳、而壳内有天线、霍尔传感器这类磁性敏感元件尤其要当心。4.3 哪些应用真正吃到了红利说到底这新系列的高感值半屏蔽电感最适合这几类场景LED驱动电源普遍要求输出纹波小、温升低对成本敏感半屏蔽的高感值版本正好满足。音频电路电源音频对电源纹波耳最敏感高感值可以大幅降低开关纹波半屏蔽的成本优势明显。工业传感器的隔离电源空间受限但EMI要求高可以用半屏蔽电感的方向性配合布局解决。通信设备的辅助电源像我前面提到的场景48V转低压大电流的Buck用高感值降低纹波比增加一级LC滤波更省面积。5. 我的一些大实话别被“新品发布”冲昏头脑也要看供应链的现实芯片和被动元件的“新品发布”和手机、电脑的发布会完全是两回事。半导体厂商发布一个型号可能过两天就能买到样片但被动元件厂商发布一个新系列从新闻稿到真正铺货、让代理商有库存中间往往需要几个月的时间。我建议有选型需求的工程师不要看到新闻就立刻在BOM里替换。比较靠谱的做法是先跟Bourns原厂或一级代理商要样片做验证同时问清楚这几个信息首批生产的产能分配给哪些优先客户大批量拿货时间点是什么。高感值型号的交期通常最大感值和最小感值是交期最长的区间因为需求量小产线切换频率低。温升电流和饱和电流曲线这些数据在新闻稿里不会提到但必须看详细规格书。从我个人的角度Bourns在半屏蔽产品线上推进高感值是一个正确的方向。过去几年行业里做电源模块的同行普遍反映高感值电感的可选范围太窄了——要么必须上大尺寸封装的屏蔽电感要么只能用非屏蔽的直插式电感然后在EMI上花大力气整改。新系列的出现至少给了第三种选择。如果你正在为一个对成本敏感、对EMI有中等要求、又特别需要低纹波的供电方案找个新出路那么留意一下这次Bourns的半屏蔽高感值新品大概率值得花半小时看看它的规格书。我自己已经准备在下一版的设计里尝试用这类器件替换原来的全屏蔽方案省一点面积和成本顺便看看能不能在EMI预测试里帮自己省几轮整改时间。说到底被动元件这种“小东西”换一换往往能给整个电源设计带来不小的回旋余地。