JK触发器时序逻辑仿真实验报告

JK触发器时序逻辑仿真实验报告摘要本实验基于74LS76双JK触发器芯片，通过硬件描述语言（Verilog HDL）搭建仿真测试平台，系统性地验证了JK触发器的逻辑功能与时序特性。实验重点覆盖了JK四种输入组合（00、01、10、11）在时钟下降沿触发时的输出状态，并深入探究了异步清零端的优先控制机制。通过生成详细的时序波形图与功能真值表，本报告全面总结了JK触发器“保持”、“置0”、“置1”与“翻转”四大核心功能，并通过对比同步与异步控制信号的作用，阐述了边沿触发器件在实际数字系统中的设计要点。第一章 引言1.1 实验背景在数字逻辑电路设计中，触发器（Flip-Flop）作为最基本的时序逻辑单元，是构成寄存器、计数器、移位寄存器及各类状态机（FSM）的核心元件。相比于电平敏感的锁存器（Latch），边沿触发器仅在时钟信号的特定跳变沿（上升沿或下降沿）采集输入数据，从而有效避免了空翻现象，提高了系统时序的稳定性与可靠性。JK触发器因其完整的逻辑功能而成为工业应用最广泛的触发器类型之一。它在RS触发器的基础上解决了“输入全1”时的不定态问题，引入了翻转（Toggle）特性，通过输入端J和K的灵活配置，能够实现保持、置位、复位和翻转四种工作模式。74LS76作为典型的TTL工艺双JK触发器，采用下降沿触发（Negative-Edge-Triggered）并配备低电平有效的异步清零端（CLR），在微型计算机接口电路、分频器及时序控制电路中具有经典应用。