089、MIPI C-PHY与D-PHY混合布局的带宽计算与信号完整性——基于Cadence仿真的量产设计指南

089、MIPI C-PHY与D-PHY混合布局的带宽计算与信号完整性——基于Cadence仿真的量产设计指南上个月在产线上被一个怪问题折腾到凌晨两点。整机功耗、温升、老化全过了，偏偏在-20℃低温箱里跑两小时，摄像头预览画面边缘出现水波纹，不是雪花也不是花屏，就是那种慢速滚动的明暗条纹。示波器点开CSI时钟脚，眼图张得挺开，幅度也够，但再往深处查，发现数据通道的共模电压在低温下漂了将近80mV。查遍原理图，没毛病，最后把PCB文件翻出来，对着Cadence的仿真报告一看——C-PHY和D-PHY混用的那条总线，走线长度差了两百多mil，低温下时序裕量直接归零。这活儿，教科书上不会写。先别急着算带宽。很多人一上来就套公式：C-PHY单lane是3.5Gbps，D-PHY单lane是2.5Gbps，然后乘lane数加总。这算的是链路峰值，不是系统带宽。真正的系统带宽瓶颈在时钟恢复和信号完整性上，尤其混合布局时，两种物理层的电气特性完全不同，共用一组PCB走线区域，串扰和反射的叠加效应远比单一PHY复杂。C-PHY的物理层是3线差分，每根线相对地有3种电平状态，编码后每个symbol携带2.28bit信息，时钟嵌入在数据里，没有单独的时钟lane。D-PHY是源同步，时钟和数据分开走，1Gbps以下用DDR模式，以上用HS模式。混用时最头疼的是端接电阻——C-PHY的接收端是三个100Ω电阻星形连接，D-PHY是每个差分对两端各100Ω。如果你在PCB上把两种PHY的走线放在同一层且间距不够，C-PHY的共模电平变化会通过耦合电容串到D-PHY的差分对上，轻则抖动增加，重则低温下直接误码。带宽计算要分两步走。第一步算物理层