ZYNQ知识点相关

1如在zynq 平台约束报错如下这个警告的核心原因是你使用的 Zynq 芯片系列不支持在 XDC 约束文件中设置BITSTREAM.CONFIG.SPI_BUSWIDTH属性。Zynq-7000 系列其配置由 PSARM 处理器通过 BootROM 完成而非 PLFPGA直接从 Flash 加载。因此BITSTREAM.CONFIG.SPI_BUSWIDTH这类用于纯 FPGA 配置的属性在 Zynq-7000 上是不存在的强行设置就会触发警告。Zynq UltraScale MPSoC 系列在较新的 Vivado 版本中该属性的设置方式也发生了变化直接在 XDC 中设置同样可能报错。2. 当从软核sdk 移植程序到硬核平台的过程中报如下截图错误即使加了#include math.h2.1原理2.2解决方法如下3:DDR3挂在PS端的如果没用到DDR3的存储功能只运行ps的程序。ddr3控制器可以不配置吗——必须配置DDR34:Zynq的固化流程上电复位释放 ↓ 【Stage0 BootROM芯片内置不可修改】 1. 读取启动模式引脚MIO[2:6] 2. 初始化启动介质(QSPI/SD等) 3. 搜索BOOT.BIN加载FSBL到OCM 4. 跳转OCM移交执行权 → FSBL ↓ 【Stage1 FSBL一阶引导用户可定制运行于OCM】 1. PS时钟、MIO、外设基础配置 2. 初始化DDR控制器 ✅关键步骤 3. 【可选】加载bit流通过PCAP配置PL(FPGA) 4. 加载下一级程序 ↓ ┌──────────────┬──────────────┐ │ 裸机Standalone路线 │ Linux系统路线 │ │ FSBL加载应用程序至DDR │ FSBL启动U-Boot(SSBL) │ │ ↓ │ ↓ │ │ 直接运行用户裸机代码 │ U-Boot→加载内核设备树 │ │ ↓ │ │ │ 启动Linux操作系统 └──────────────┴──────────────┘5如何结局下面的错误6如果双击vitis后打开如下这个界面——说明已经选了路径通过如下关闭已经选路径然后重新建文件夹7.1:PL和PS接口主要就是如下三类7.2:EMIO:可接外部Pin和内部逻辑8;软件架构9:1. Platform工程能不能不带PL逻辑bit~可以你说的硬件平台Platform Project≠ PL比特流bit文件二者完全分开1. Platform硬件平台工程VitisPlatform 的作用导入 Vivado 导出的 hw.xsa 文件定义PS配置时钟、DDR、MIO分配、外设引脚这是PS运行的基础必须要有2. bit文件只是PL的逻辑配置镜像不属于Platform硬件定义只是BOOT.BIN里可选的加载段。10:BIN文件和elf文件生成位置如下工程编译过后可以看到系统工程和应用工程下各自生成了一个Debug文件夹系统工程下的Debug文 件里包含的是BOOT.BIN固化文件应用工程下的Debug文件里包含的是axi_gpio_fsbl.elf应用工程 烧录文件11点击两个地方能dubg 程序11.111.212.1自动添加fsbl.elf文件的方法2022的vitis的fsbl.elf文件有可能不在boot文件夹里面就在如下这个地方12.2还有一种手动生成的运行函数fsbl的方法首先确保xilffs勾选基于同一个XSA创建fsbl.elf文件