RK-XCKU5P RoCEv2 传感器桥工程分析报告

本文分析fpga/vitis/rk-xcku5p工程生成的 bitstream 烧入 FPGA SRAM 后,该"网卡"的配置与行为,以及直连对端 Mellanox ConnectX-5 566A 网卡应如何配置/编程来获取 FPGA 网卡的信息并建立数据通道。一、这个 bitstream 是什么这是NVIDIA Holoscan Sensor Bridge (hololink) 开源 IP移植到RK-XCKU5P-F V1.2 板(XCKU5P-2FFVB676I) 的设计,从fpga/pynq/rfsoc-pynq移植而来。构建产物为fpga/vitis/bitfile/rk_xcku5p_f_时间戳.bit(见build/build.tcl)。它不是传统意义上的"网卡",而是一个RoCEv2 传感器桥:一路 QSFP28 100GbE,把板内数据流(本设计是ram_player/data_gen假传感器)以 RDMA WRITE 直接写进对端主机的内存,同时提供 UDP 寄存器控制通道。二、烧入 SRAM 后 FPGA 的配置与行为2.1 链路层(100GbE)来自build/ip/bd_gen.tcl和rtl/eth_100gb/eth_100gb_top.sv:项目配置MAC/PCSXilinx CMAC (cmac_usplus 3.1),CAUI-4, 4x25.78125GGT 参考时钟156.25 MHz(CONFIG.GT_REF_CLK_FREQ 156.25)RS-FEC未使能(bd_gen.tcl 无 RS_FEC 配置项)——对端配置的关键流控TX/RX flow control 均关闭数据时钟usr_clk 322.265625 MHz(512-bit AXIS),APB 50 MHz,PTP 100 MHz上电时序:KEY1 按钮复位释放 → 等 4 条 GT 全部gt_powergoodout→ CMAC 先ctl_tx_send_rfi→ 收到stat_rx_aligned后停 RFI、使能 RX/TX(eth_100gb_top.sv)。QSFP 控制脚已被顶层强制为正常工作态:LPMODE=0, RESETL=1, MODSELL=1(FPGA_top.sv:70-72)。LED 含义:LED1=100G 链路 aligned(亮=link up);LED2=QSFP 模块在位;LED3=GT 全部上电;LED4=时钟锁定(FPGA_top.sv:233-236)。2.2 网络身份(本板特有,非官方默认值)项目值出处MACCA:FE:C0:FF:EE:00FPGA_top.sv:469默认 IP192.168.0.2(无 DHCP 客户端,静态默认)rx_ls_parser.svIP_DEFAULT=32'hC0A80002UUID5f544c06-c28f-4883-ae4a-e3710f783a6fHOLOLINK_def.svh:50HSB IP 版本0x2606(向后兼容 0x2603)HOLOLINK_top.sv:151-152序列号 / board_id0(ENUM_EEPROM未定义,i_board_sn='0)MTU4096(报文负载按 128B 对齐)HOLOLINK_def.svh:1172.3 上电后的主动行为sys_init写一条初始化寄存器:0x0120_0000 = 1(使能 sensor-TX 主机→FPGA 通路,HOLOLINK_def.svh:146-149)。BOOTP 枚举广播:每秒一次(PTP PPS 边界),MACFF:FF:FF:FF:FF:FF/ IP255.255.255.255,UDP源 12268 → 目的 12267