DDS波形发生器设计与排障：从原理到工程实践

简介波形发生器.zip 是一份以单片机配合 DAC0832 实现波形发生的完整工程包可生成正弦波、方波、三角波和锯齿波并支持按键调节频率、幅度与占空比面向电子、自动化、嵌入式方向的初学者也适合课程设计、实验实训或毕业设计参考。压缩包共 29 个文件大小约 15.05MB已有 400 人学习下载内容涵盖 Keil 工程.c/.hex/.uvproj、仿真图.DSN、PCB 与原理图、实训报告.doc/.docx及演示 PPT既有可编译烧录的源码也有便于查错的仿真与版图文件。通过这套工程可以掌握正弦波查表法、方波与三角波的离散点生成逻辑理解 DAC0832 将数字量转换为模拟电压的过程以及按键扫描、频率幅度占空比调整等单片机外设操作方法。DSN 仿真文件支持运行时观察输出波形PCB 与原理图则提供了硬件连接的参考配合实训报告和 PPT适合从零开始复现并完成一份完整的信号发生器实训设计。1. 波形发生器这个 zip装的是一套可复现的 DDS 工程拿到这个压缩包的时候我正在给一套模拟信号链路做环路测试手头缺一台函数信号发生器只能用另一块开发板的 DAC 临时凑数。解压之后发现里面不是文档也不是单纯卖功能的演示工程而是一个麻雀虽小、五脏俱全的波形发生器项目RTL 代码、MCU 固件、仿真脚本和参数表都有。它做的是用 DDS直接数字合成生成正弦波、方波、三角波配一个外部 DAC 输出模拟信号频率、幅度、偏移量都能编程控制。对正在做测试测量、传感器模拟或者课程设计的工程师来说这套东西最大的价值在于不用重新设计架构直接按里面的参数换算公式就能在自己的板子上跑起来还能一路调出稳定、干净、频率可控的波形。这篇笔记就是围绕这个压缩包把方案怎么选、代码怎么读、参数怎么改、波形不好看时怎么排查一次讲透。2. 先从原理和选型把波形发生器拆开DDS、位宽与查找表2.1 为什么 100MHz 以下优先用 DDS而不是直接输出模拟信号常见的波形发生器实现路径有三条纯模拟振荡、MCU 定时器翻转 IO、DDS。纯模拟振荡适合固定频率的正弦波频率要改就得旋电位器或者切换电阻网络精度和温漂都让人头疼。MCU 定时器翻转 IO 只能出方波频率可调但幅度、偏移、正弦输出全都做不了。DDS 的做法完全不同它不直接生成波形而是用数字方式描述相位再从一张预先算好的波形查找表里读出幅值最后经 DAC 变成模拟信号。这套理念的好处是频率分辨率只取决于相位累加器位宽输出频率只要改一个数字就能连续变化不用动任何硬件。拿这个 zip 里的工程举例它面向的是 100MHz 以下输出频率的应用场景比如给传感器激励、给滤波器扫频、给 ADC 提供测试信号。这个频段恰好是 MCU 和低成本 FPGA 都能覆盖的范围MCU 方案灵活、上手快FPGA 方案时序可控、能跑更高主频和更干净的信号。DDS 在 100MHz 以下几乎没有竞争对手因为它的相位累加器本质上是一个模数计数器每次溢出代表的相位变化完全由相位步进决定频率切换速度快到波形相位可以连续衔接这一点是模拟方案做不到的。2.2 MCU 还是 FPGA按输出波形质量和自由度来选我把 zip 里的工程分成两套实现去看一套是 FPGA 外部 SPI DAC另一套是 STM32 这类 MCU 用内部 DAC 或 PWM 输出。选 MCU 还是 FPGA不是看谁代码更短而是看输出频率上限、波形质量和你后续想不想扩展。MCU 方案的优势在于开发成本低、外设现成。内部 DAC 通常在 1Msps 左右足够生成几十 kHz 的正弦波配合 DMA 和定时器触发CPU 只在中断里累加相位负载很低。缺点是内部 DAC 参考电压和噪声指标一般高频段如果输出频率和 DAC 更新率拉不开倍率波形台阶感会非常明显。FPGA 方案的优势是你可以精确控制每一拍的时序查找表读取、数据锁存、SPI 发送全都在同一个时钟域下对齐杂散和抖动明显更小。代价是你要自己写时序逻辑还要处理外部 DAC 的接口协议。我的建议是只是给传感器送一个可变频率正弦激励MCU 够用。如果这个波形发生器将来要做扫频、调幅、跳频或者要拿去做 ADC 动态测试这类对信号纯净度有要求的活直接上 FPGA。zip 里两套代码都给了先从 MCU 版跑通流程再对照 FPGA 版看时序差异进步会很快。2.3 三个决定波形质量的参数相位累加器位宽、查找表深度、DAC 位宽DDS 系统里有三个参数是最核心的解压后你会发现 parameter_table.md 里反复出现这三个量相位累加器位宽 N、查找表地址位宽 L、DAC 数据位宽 D。相位累加器位宽 N 决定频率分辨率。DDS 的输出频率公式是 f_out f_clk × phase_step / 2^N其中 phase_step 是每个时钟周期累加器增加的值。N 越大频率分辨率越小比如 50MHz 时钟、N32 位时频率分辨率是 50MHz / 2^32 ≈ 0.0116Hz也就是说你可以精确输出 999.9884Hz 或者 1000.0000Hz 这种任意频率。N 太小你想要的频率和实际输出的频率就会差得离谱这是很多人在低频段发现频率偏了的根源。查找表地址位宽 L 决定单周期波形采样点数。波形 ROM 的深度就是 2^L地址取自相位累加器的高 L 位。L 越大单周期采样点越多DAC 输出的波形越平滑。常见的 L 取值是 10 到 14也就是 1024 到 16384 点。L 取太高意义不大一方面 ROM 资源涨得快另一方面你还需要后续的模拟滤波来把量化台阶滤掉采样点再多也抵消不了 DAC 本身的保持特性。DAC 数据位宽 D 决定幅度量化精度。D 越大波形幅度方向的量化噪声越小输出信噪比越高。比如 8 位 DAC 的理论信噪比约 49.9dB12 位 DAC 约 74dB。这三个参数的配比原则是先按输出频率和时钟定 N再按波形平滑度定 L最后按你能接受的噪声底定 D。三者的关系在调试时往往牵一发动全身第 3 章会给出具体的换算方法。3. 把 zip 里的东西跑起来最小 DDS 实现与参数微调3.1 工程里通常有哪些文件各自干什么这个压缩包解压之后目录结构大致长这样我按照自己跑通一遍的顺序给每个文件做了标注方便你拿到手就知道先看哪个。waveform_gen.zip ├── rtl/ # FPGA 版本源码 │ ├── dds_core.v # 相位累加器 地址截位DDS 核心 │ ├── sine_lut.v # 正弦查找表 ROM由脚本生成 │ ├── spi_dac.v # 驱动外部 SPI DAC 的时序逻辑 │ └── top.v # 顶层模块包含频率/幅度寄存器 ├── software/ # MCU 版本源码 │ ├── stm32_dds.c # 定时器触发 DAC 输出的主逻辑 │ └── waveform_ui.c # 按键设定频率/幅度串口打印状态 ├── sim/ # 仿真脚本 │ └── dds_tb.v # 验证相位累加器与查找表的 testbench └── docs/ ├── parameter_table.md # 频率步进与位宽换算表 └── connector_pinmap.md # 开发板到 DAC 模块的引脚连接图刚上手的时候不要急着看波形先把 parameter_table.md 打开。这个文件里通常会给出目标频率、时钟频率、相位累加器位宽对应的 phase_step 数值直接照抄就能在仿真里看到正确的波形。然后是 dds_core.v它只有几十行是整个系统的发动机。确认核心逻辑跑通之后再根据你的板子改 spi_dac.v 里的引脚定义和 SPI 模式这一步是最容易翻车的第 4 章会专门讲。3.2 FPGA 版本的 DDS 核心模块相位累加器与查找表断点dds_core.v 的代码很短核心逻辑就两个动作每个时钟加一次相位步进然后从累加器的高位取出查找表地址。我用一个最小版本示意一下删掉了按键和串口等外围逻辑方便你看清楚数据通路。// dds_core.v - 相位累加器 查找表地址生成 module dds_core #( parameter PHASE_BITS 32, // 相位累加器位宽 parameter LUT_DEPTH 12, // 查找表地址位宽 parameter DAC_BITS 10 // DAC 数据位宽 )( input wire clk, // 系统时钟比如 50MHz input wire rst_n, input wire [PHASE_BITS-1:0] phase_step, // 相位步进寄存器 output reg [DAC_BITS-1:0] dout ); reg [PHASE_BITS-1:0] phase_acc; always (posedge clk or negedge rst_n) begin if (!rst_n) phase_acc 0; else phase_acc phase_acc phase_step; end // 地址取累加器的高 LUT_DEPTH 位等价于对 2^LUT_DEPTH 取模 wire [LUT_DEPTH-1:0] addr phase_acc[PHASE_BITS-1 -: LUT_DEPTH]; sine_lut #( .LUT_DEPTH(LUT_DEPTH), .DAC_BITS(DAC_BITS) ) u_lut ( .clk(clk), .addr(addr), .dout(dout) ); endmodule这段代码里最关键的是 addr 的写法。phase_acc[PHASE_BITS-1 -: LUT_DEPTH]表示从累加器的最高位往下取 12 位低位全部丢掉。为什么不直接拿整个 32 位去查表因为查找表不可能有 2^32 个点只取高 12 位就相当于把相位信息映射到 4096 个采样点上这叫相位截断。相位截断会带来很小的杂散但当 LUT_DEPTH 不小于 12 时杂散离主信号非常远后面接一个低通滤波器就能压住。sine_lut.v 不需要手写zip 里通常有一个 Python 或 MATLAB 脚本用来生成 ROM 初始化文件。生成公式是y sin(2*pi*n/4096)然后把结果映射到 DAC 的输入量程。如果你要自己生成记住映射规则DAC 是单极性时正弦波需要加直流偏置10 位 DAC 的码值范围是 0 到 1023零点对应 512幅度对应 ±511。如果 DAC 支持双极性输出映射规则又不一样别搞混。3.3 STM32 版本的简易波形发生器用内部 DAC 还是 PWMMCU 版本的主逻辑更贴近大多数人手里的板子。STM32 内部 DAC 是 12 位更新率最高大约 1Msps配合 TIM2 触发转换CPU 只负责改频率寄存器。核心中断逻辑如下。// stm32_dds.c - 定时器触发 DAC 输出中断里更新数据寄存器 static volatile uint32_t phase_acc 0; static volatile uint32_t phase_step 868; // 由主循环根据目标频率计算 static const uint16_t sine_table[4096] { // 这里放脚本生成的 4096 点正弦表范围 0~4095 // 表中点 2048 对应 0V幅值 ±2047 }; void TIM2_IRQHandler(void) { if (TIM2-SR TIM_SR_UIF) { TIM2-SR ~TIM_SR_UIF; uint32_t tmp phase_acc; phase_acc phase_step; uint16_t index (tmp (32 - 12)) 0x0FFF; DAC-DHR12R1 sine_table[index]; } }这里有一个细节值得注意phase_acc 是 32 位无符号整数(tmp (32 - 12)) 0x0FFF取的是累加器的高 12 位。如果查找表深度改成 10 位这一句必须同步改成(tmp (32 - 10)) 0x03FF否则地址错位会让波形乱掉。很多人改完 LUT_DEPTH 忘记改移位位数波形出来一片毛刺还以为代码哪里写错了。定时器触发频率要设成 DAC 更新率的整倍。具体来说你要保证 trigger_freq 至少是输出频率的 10 倍推荐 20 倍以上。比如要输出 1kHz 正弦定时器更新率至少 20kHz每周期只有 20 个采样点经过 RC 滤波后才能得到勉强光滑的波形。想波形好看把定时器拉到 200kHz 更新率每周期 200 点滤波后的正弦就很干净了。如果输出频率偏高又不想牺牲采样率就得考虑 3.2 节的 FPGA 方案因为 MCU 内部 DAC 的速度上限摆在那里。3.4 频率改 10kHz 还是 1MHz哪些参数要一起改DDS 最让人舒服的一点是频率计算完全公式化但最让人头疼的一点是改频率绝不会只改一个数。以 50MHz 时钟、32 位累加器为例phase_step 目标频率 / 时钟频率 × 2^32想输出 10kHzphase_step 10000 / 50000000 × 4294967296 ≈ 858993。这个值放到相位累加器里实际输出频率是 858993 × 50000000 / 4294967296 ≈ 9999.99Hz误差在毫赫兹级别完全可接受。但如果你的 phase_step 是浮点数代码里却把它截断成整数那误差就可能跑到几赫兹甚至几十赫兹低频段特别明显。把频率从 10kHz 改到 1MHz 时除了 phase_step 要重新计算还要检查三件事。第一DAC 更新率是否跟得上1MHz 输出意味着每个正弦周期至少要 10 个采样点DAC 更新率至少 10MspsMCU 内部 DAC 直接出局。第二查找表地址跳变太快如果 LUT_DEPTH 只有 8 位每个采样点对应的相位增量太大输出波形会呈现明显折线状。第三模拟输出端的运放带宽是否足够很多板载运放是几 MHz 级别的输出 1MHz 正弦时幅度已经衰减需要换带宽更高的运放。我的习惯是把这份换算关系写成一个脚本输入目标频率和时钟频率直接输出 phase_step 的十进制和十六进制值再顺手检查一下采样点数是否低于 20。改频率的时候就不用手算也不容易漏参数。4. 波形发生器排障笔记频率偏移、毛刺与台阶失真的 4 次踩坑这一章我把自己过去在 DDS 波形发生器上踩过的坑整理成 4 条排障记录。大多数问题不是原理看不懂而是细节没对齐。每条按现象、原因、解决三个方面写这些都是实测翻车后留下的血泪经验。4.1 输出频率整体偏低 15%相位步进被截断了现象代码里算好的 phase_step 赋值给寄存器之后用示波器量输出频率发现比目标值低了 15%。比如目标 10.000kHz实际只有 8.5kHz 左右而且偏差比例不随频率改变。原因问题出在 phase_step 的计算过程。C 语言里如果先把目标频率除以时钟频率再乘以 2^32中间结果是浮点数。把这个浮点结果直接赋给 32 位整数变量编译器做了截断。如果 phase_step 真正需要的值接近 858993但浮点计算得到的是 858992.6截断成 858992频率偏差只有 0.0001%不可能出现 15% 的偏差。另一种更常见的做法是把相位步进按位拆开送给 FPGA 寄存器拆分的时候低 8 位被拼错了导致实际写入的有效值只是高位的部分高频时偏差比例看起来和这里说的接近。解决用 64 位整数做乘法避免浮点截断然后四舍五入。正确写法是phase_step (uint32_t)((target_freq_64 * 0x100000000ULL clk_freq_64 / 2) / clk_freq_64)。在仿真里直接打印 phase_step 和实际输出的周期数对比理论值偏差一目了然。FPGA 版还要检查位拼接顺序{step_hi[7:0], step_lo[7:0]}和{step_lo[7:0], step_hi[7:0]}完全是两个数。4.2 正弦波形上叠着一串细毛刺SPI 时钟边沿没有对齐现象FPGA 板输出正弦波整体形状没问题但每个采样点附近都叠着一条窄毛刺毛刺幅度不大频率看起来是 SPI 时钟的整数倍。用示波器的余辉模式看毛刺位置相对稳定不是随机噪声。原因SPI 驱动 DAC 时MOSI 数据线的跳变沿和 SCK 采样沿太靠近。DAC 芯片数据手册要求数据必须在 SCK 下降沿之前稳定一段时间但 spi_dac.v 里为了保证时序余量数据在 SCK 上升沿之后才切换导致 DAC 在采样时读到的数据刚好处于跳变过程。这类时序问题在低频 SPI 时钟下不明显SPI 时钟提高到 20MHz 以上就原形毕露。解决把 spi_dac.v 改成在 SCK 的下降沿更新数据这样数据在整个高电平期间保持稳定DAC 在下降沿采样时余量充足。改完之后用示波器同时测 SCK 和 MOSI确认 MOSI 数据变化发生在 SCK 高电平期间。另外检查 SPI 模式DAC 手册要求 CPOL0、CPHA1 时数据在 SCK 上升沿更新、下降沿采样和你实际写的模式必须一致。这两个细节改完毛刺基本消失。4.3 输出带直流偏置查找表截位方式不对现象正弦波看起来正常但零电平不在 0V 附近整体抬高了大约一半幅度。用万用表量直流分量发现偏置大约在 1.65V看起来像把 3.3V 的一半当成零点。更奇怪的是把 DAC 输出直接接地时输出电压又正常说明硬件没问题。原因查找表生成脚本把正弦波算成了 0 到 4095 的整型序列零点在 2048这符合单极性 DAC 的输入要求。但送入 DAC 前数据被当成有符号数又做了一次符号扩展或者 DA 把顶层数据从 12 位拼成 16 位时在高位补了 1等于把原本正确的 2048 变成了一个更大的数。DAC 输出的量程上限也跟着抬高波形整体被上移。解决检查查找表生成脚本的输出范围确认落在 DAC 输入量程内。比如 12 位 DAC输出范围是 0 到 4095零点对应 2048。再检查顶层模块里对 dout 的处理如果中间经过了有符号乘法或加法必须在乘加之后重新把数据截回无符号量程。最直接的办法是让代码输出一个常数比如一直输出 2048用示波器量 DAC 输出电压是否等于参考电压的一半。不是的话沿着数据通路逐级排查多半是拼接或截位的位置不对。4.4 高频段波形变成台阶DAC 更新率不够现象低频时波形很光滑把频率调到 200kHz 以上正弦波变成明显的台阶状每周期只能数出几个阶梯。继续往上调波形直接变成三角形甚至锯齿形。示波器频率测量还算准确但形状怎么看都不像正弦。原因DAC 更新率是固定值比如 SPI DAC 的 SCK 是 30MHz但一次转换要传输 16 位数据实际更新率只有 30MHz / 16 ≈ 1.875Msps。输出频率 200kHz 时每周期的采样点数只有 9.375 个九段直线拼出来的波形自然像台阶。这不是 DDS 逻辑的问题是 DAC 转换带宽饱和了。解决先算当前配置下每周期的采样点数公式是采样点数 DAC更新率 / 输出频率。想波形好采样点数至少要 20 点推荐 50 点以上。采样点数不够的时候可以从三个方向解决提高 SPI 时钟频率但要确保时序余量减小 SPI 传输位宽DAC 支持 8 位模式时优先用 8 位或者换更高更新率的并行 DAC。如果条件都不允许只有在模拟端加大滤波阶数但这个方法治标不治本波形边缘仍然粗糙。5. 把波形发生器当工具用信号质量的验证方法和两个扩展方向波形发生器能出波只是第一步更值钱的是验证输出信号质量以及把固定频率扩展到调制和扫频场景。验证信号质量不用高级仪器一台普通示波器就够了。先测频率准确度把输出接到示波器的频率测量功能读出值和目标对比误差在 0.1% 以内说明相位步进计算没问题。再测波形平滑度把时基调到几个周期宽度观察台阶是否明显每周期采样点少于 20 个时会看到肉眼可见的折线。最后测噪声底把示波器带宽限制打开看正弦波顶端是否有一层雾状抖动这通常来自电源纹波或 DAC 参考电压不干净可以在 DAC 参考电压引脚并一个 100nF 和 10uF 电容改善。想给这个工程加功能优先级最高的是频率扫描。改法很简单不需要改动 DDS 核心只需要在上层加一个状态机每隔固定时间更新一次 phase_step让它从起始频率对应的步进逐步增加到终止频率对应的步进。扫频的起始、结束、步进间隔都能做成寄存器扫频测滤波器幅频特性非常好用比手动一档一档调频率高效得多。第二个值得做的扩展是 AM 调幅把查找表输出的数据和另一个低频数字波相乘在数字域完成调制不需要额外的模拟乘法器。乘法之后位宽会膨胀记得重新截回 DAC 输入位宽这一步和 4.3 节的直流偏置问题直接相关截位方向错了幅度会乱。最后说一个我自己的习惯每次拿到陌生板子我不先跑 Linux 或 GUI第一件事就是写一段几行的 DDS 代码直接驱动板载 DAC 出波形。波形能出来说明时钟、DMA、DAC 链路全部打通之后学别的外设都有底气。波形出不来问题也局限在很小范围内好排查。如果你手头正好有这个压缩包打开 parameter_table.md照着第 3 章的步骤把相位步进算出来先跑一个 1kHz 正弦量到干净波形之后再谈提高频率和加调制。这个方向值得投入因为一个好用、信噪比够看的波形发生器在调试模拟电路时能省掉大量来回折腾的时间。希望帮到你。本文还有配套的精品资源点击获取