用Logisim从零搭建两周期处理器：数据通路与仿真实践

简介处理器的设计与仿真调试是计算机组成原理课程中的核心环节。在Logisim可视化环境中处理器可以通过时序控制分成多个阶段以平衡复杂度和信号可观测性。常规单周期方案虽然实现简洁但指令所需的关键路径较长两周期处理器将取指与执行阶段拆分既保留了数据通路的清晰逻辑又降低了状态机复杂度是教学级CPU设计的理想折中方案。围绕寄存器堆、ALU、控制信号译码和PC更新机制实现addi、lw、beq等基础指令的完整数据通路并通过仿真验证时序正确性。此类方案适用于课程设计、毕业设计以及CPU原型验证等场景也适合希望快速建立处理器流水线概念的人群。本文以Logisim为平台从数据通路搭建出发逐步讲解两周期处理器的设计要点与仿真避坑方法。1. 为什么选择两周期处理器在 Logisim 里平衡时序与复杂度如果你打算在 Logisim 中从零搭一个 32 位两周期处理器而不是直接照搬网上的单周期或流水线模板那你大概率是被课程设计、毕业设计或某本体系结构教材的课后题推进来的。两周期处理器的核心价值在于它把单周期“一次指令所有操作都在一个时钟节拍内完成”的时序压力拆成了两拍第一拍取指并更新 PC第二拍译码、执行与写回。指令在两个时钟里完成既保留了 Logisim 里连线就能看到信号流动的直觉又避开了多周期处理器五个状态相互纠缠的繁琐状态机。这份资源提供了完整的 Logisim 工程、子电路模块和测试程序适合计算机组成原理课程的入门者也适合只想快速验证自己对数据通路理解的人。你不需要先读几千行 Verilog只要跟着拖拽和连线就能把 PC、寄存器堆、ALU、存储器串成一条能跑通循环累加的真实处理器。下面我拆解的部分会直接落到数据通路怎么搭、控制信号怎么设计、哪些位置最容易翻车。2. 两周期数据通路取指段与执行段的分工两周期处理器的数据通路并不复杂但每个器件到底在哪一个时钟边沿更新值很容易搞混。先在自己的脑子里画一张草图第一拍取指PC 变成下一条地址第二拍执行PC 要么保持不变要么被分支地址改写。下面把取指段和执行段拆开讲并给出在 Logisim 里的具体参数和连线顺序。2.1 取指段PC 增量与指令寄存器的时序设计取指段的任务只有两个从指令存储器读出当前指令同时准备好下一条指令的地址。在 Logisim 中我通常按下面步骤完成这一段的搭建。第一步放置 PC 寄存器。选择 “Register” 组件数据位宽设为 32触发沿设为上升沿初始值填 0。把时钟端口连接到全局时钟这个寄存器会在每个上升沿检查自己的使能端。注意 Logisim 的寄存器默认输出端和输入端都是高电平有效端口名是 D、Q、C、ld。第二步放置 ROM 作为指令存储器。Logisim 的 “ROM” 组件支持 “Address Bits” 和 “Data Bits” 两个关键参数。因为 32 位地址在仿真里会导致地址空间过大通常只让 ROM 支持 256 条指令所以地址位宽设 8数据位宽设 32。在属性面板里可以加载一个十六进制初始文件后续把汇编指令转成该文件即可。第三步把 PC 的 Q 端接一条 32 位线然后使用 “Splitter” 将低 8 位拆出来连到 ROM 的地址输入。高 24 位悬空不接Logisim 只会警告但不会报错因为 ROM 根本看不到那些位。第四步放置一个加法器 “Adder”位宽 32一个输入接 PC 的 Q另一个输入接常量 4。常量用一个 “Constant” 组件位数 32值 4。加法器输出就是 PC4也就是顺序取指时下一条指令的地址。第五步放置一个 “Mux”多路选择器位宽 32。选择端接 State 信号0 通道接 PC41 通道接执行段送来的分支/跳转目标地址。Mux 的输出接到 PC 寄存器的 D 输入端。但注意PC 不会在每个上升沿都写入因为 Logisim 的寄存器在写使能 ld 为 0 时不会更新。因此 PC 的使能端需要接一个 PCWrite 信号这个信号由状态和控制逻辑生成。取指段里还需要 IR指令寄存器。IR 是一个 32 位寄存器时钟端口接全局时钟D 端接 ROM 的输出写使能端接 IRWrite。在 State0 时 IRWrite1于是取指周期的上升沿会把 ROM 输出的指令锁存进 IR在 State1 时 IRWrite0IR 保持当前指令不变执行段可以稳定地使用这条指令。关于 PCWrite 信号最简单的逻辑是当 State0 时PCWrite1PC 必然写入 PC4。当 State1 时PCWrite (BranchTaken OR Jump)只有分支或跳转指令才会让 PC 再次写入。这样的时序关系非常干净取指周期结束时PC 已经指向下一条指令执行周期结束时如果分支成功PC 会被改写为分支目标否则 PC 保持已有值。下一条指令要等到下一次 State0 才能被 IR 捕获所以每条指令恰好占用两个时钟周期。这里有一个常见的误解有些人把 PC 更新放在执行周期结束也就是一条指令全部完成后再更新 PC。那样会导致数据通路中地址计算和取指逻辑错位尤其在分支指令中很难处理。两周期处理器采用“取指周期结束即更新顺序地址执行周期结束再覆盖为分支地址”的方式本质上是把 PC 更新拆成两次可选的写但写使能需要不同状态配合。想要在这个阶段少走弯路建议把 PCWrite 和 IRWrite 单独接出来用探针观察而不是依赖默认时钟“自动干活”。2.2 执行段ALU、寄存器堆与数据存储器的连接执行段负责根据 IR 中的指令操作数完成真正的计算和访存。在 Logisim 里寄存器堆如果自己用寄存器阵列堆出来会非常占画布我推荐直接用 “Register File” 组件Logisim Evolution 自带把地址位宽设为 5数据位宽设为 32这样就有 32 个 32 位寄存器。寄存器堆一般提供两个异步读端口和一个同步写端口。读地址分别来自 IR 的 rs 字段位 25~21和 rt 字段位 20~16。写地址需要经过一个 Mux由 RegDst 控制RegDst0 选择 rtRegDst1 选择 rd位 15~11。写使能接 RegWrite写数据经过一个 Mux 选择来自 ALU 结果还是存储器读数据由 MemtoReg 控制。ALU 部分Logisim 自带一个 “Arithmetic” 分类下的 ALU 组件可以配置支持加、减、与、或、小于比较等等。如果只是教学演示我习惯直接使用该组件并把功能选择端连接到一个 2 位 ALUOp 控制信号。ALUOp00 表示加法01 表示减法10 表示与11 表示或。ALU 的输入 A 来自寄存器堆的读端口 1rs 的值输入 B 来自另一个 MuxALUSrc0 时选读端口 2rt 的值ALUSrc1 时选立即数符号扩展后的 32 位值。立即数需要先用 “Extender” 组件处理输入位宽 16输出位宽 32扩展方式选 “signed”符号扩展。数据存储器我一般用 Logisim 的 “RAM” 组件地址位宽设 8数据位宽设 32模式设为异步读、同步写。ALU 计算出的地址直接连到 RAM 的地址端RAM 的输出是读数据连接到 MemtoReg 的 Mux 选通的写数据端。RAM 的写使能接 MemWrite写数据来自寄存器堆的读端口 2。注意 Logisim 的 RAM 在使能有效时时钟上升沿写入数据读操作是组合逻辑不依赖时钟。这意味着如果你在 State1 的上升沿同时写寄存器和读存储器存储器的读数据可能会因为地址变化而出现短暂的不稳定但只要能满足建立时间最终结果仍然正确。执行段的分支目标计算需要单独做一组加法器。因为 PC 在状态 0 结束已经变成 PC4所以执行段可以直接使用 PC 的输出和符号扩展后的立即数左移 2 位的值相加得到分支目标。立即数左移可以用一个 16 位左移 2 的组件或者直接把立即数先扩展为 32 位后放进一个 “Shifter” 里。跳转指令 j 的目标地址则用 PC 当前值的高 4 位拼接 IR 的 26 位地址字段再补两个 0 得到我们可以用一个 Constant 加 Spliter 组合完成但更省事的是把 Jump 目标也通过一个 Mux 送进 PC 的写入口。分支是否成立由 ALU 或单独的比较器判断beq 判断 rs 和 rt 是否相等可以用两个 32 位输入送到一个 “Comparator” 组件输出作为 BranchTaken 条件。2.3 状态控制器用一个状态位切分整个指令周期两周期处理器的状态机只需要一个状态位。最简单的实现方式是一个 1 位寄存器D 输入端接一个反相器的输出反相器的输入接寄存器自己的 Q 输出。这样每个时钟上升沿寄存器都会翻转状态序列永远是 0、1、0、1……复位时把这个 1 位寄存器初始化为 0也就是取指状态。State0 时PCWrite1IRWrite1控制信号的核心是“取指”。State1 时IRWrite0PCWrite 由分支/跳转条件决定其它所有执行类控制信号RegWrite、MemWrite、MemtoReg、ALUSrc、RegDst 等由指令译码逻辑生成。把 State 信号直接接到 PC 的 Mux 选择端并不完全正确因为 Mux 选择端需要在 State1 时只对分支跳转指令选择目标地址而普通指令应当保持 PC 不变。因此建议用 State 和 BranchTaken、Jump 组合出 PCSrc 和 PCWrite 信号。一个清晰的做法是控制模块输出一个 PCSrc选择 PC 输入来源当 State0 时 PCSrc0当 State1 且 BranchTaken1 或 Jump1 时 PCSrc1其余情况 PCSrc0。PCWrite 的逻辑类似State0 时必须为 1State1 时仅当 BranchTaken 或 Jump 为 1。这样连到 PC 寄存器的使能端就可以做到第 2.1 节描述的时序。状态控制器本身不复杂但很多第一次搭的人会翻车在“状态翻转”和“控制信号生成”之间。State 信号最好从同步寄存器输出不要用组合逻辑生成状态否则翻转沿的毛刺会直接传染给 PC 和 IR 的写使能。在 Logisim 中如果 D 触发器或 1 位寄存器没有初始值仿真开始后状态是未知的可能从 1 开始导致第一周期执行一条垃圾指令。设置初始值为 0 是一个必须养成的习惯。3. 指令集设计与控制信号让 addi/lw/beq/j 都能正确执行数据通路搭好后没有指令集和控制信号就是一堆不会动的器件。这一章我会定义一个简化的 32 位教学指令集然后给出控制信号真值表并写一个 Python 脚本把汇编指令转成 ROM 初始化文件。这部分是两周期处理器的“翻译层”所有时序问题最终都会体现在控制信号是否稳定上。3.1 指令编码规则R 型、I 型、J 型的 32 位划分定义三类指令格式所有指令都固定 32 位R 型指令高 6 位为 opcode接着 5 位 rs5 位 rt5 位 rd5 位 shamt低 6 位为 funct。用于 add、sub、and、or 这类寄存器-寄存器运算。 I 型指令高 6 位为 opcode接着 5 位 rs5 位 rt低 16 位为立即数。用于 addi、lw、sw、beq 等。 J 型指令高 6 位为 opcode低 26 位为地址字段。用于 j 跳转。为了教学方便定义以下指令集合指令opcodefunct格式功能add00x20Rrd rs rtsub00x22Rrd rs - rtand00x24Rrd rs rtor00x25Rrd rs | rtaddi0x08无Irt rs 符号扩展 immlw0x23无Irt Mem[rsimm]sw0x2B无IMem[rsimm] rtbeq0x04无I若 rsrt跳转到 PC4imm2j0x02无J跳转到 {PC[31:28], address2}注意reg 编号采用 5 位表示所以寄存器堆为 32 个寄存器寄存器名从 r0 到 r31。为了简化r0 固定输出 0不允许写这一规则在图里的寄存器堆组件上实现比较麻烦但在测试程序里避免写 r0 即可。3.2 控制信号真值表在 Logisim 里用组合逻辑实现译码控制信号由 opcode 和 funct 共同决定。两周期处理器的特点是在 State0 时所有执行类控制信号无效只开 PCWrite 和 IRWrite在 State1 时按指令类别输出控制信号。下面给出一个简化真值表覆盖常见指令指令RegDstALUSrcMemtoRegRegWriteMemWriteBranchJumpALUOpadd100100000sub100100001and100100010or100100011addi010100000lw011100000sw01x010000beq00x001001j00x0001x这里的 ALUOp 是 2 位直接控制 ALU 功能。beq 用 ALU 减法来比较寄存器相等ALUOp01然后使用 ALU 输出为 0 来判定相等在电路里用 “Zero” 信号判断。在 Logisim 中实现控制信号可以打开 “Window” 菜单里的 “Combinational Analysis” 工具把输入设为 opcode 的 6 位和 funct 的 6 位输出设为各控制信号然后填入真值表最后自动生成一组逻辑门作为子电路。不过注意 funct 只在 opcode0 时有效所以对于 I 型指令的 funct 输入实际是立即数的一部分需要确保真值表里所有无关项都标为 x否则生成电路会过于复杂。更简单的做法是先判断 opcode 是否为 0如果是则再解析 funct如果不是则直接由 opcode 输出。你可以在子电路里使用两个层级的译码。3.3 用 Python 脚本把汇编翻译成 ROM 初始化文件Logisim 的 ROM 可以直接加载十六进制格式的文件。下面这个 Python 脚本是一个极简汇编器能把几类指令逐行翻译成整数数组并以 Logisim 支持的v2.0 raw格式输出# asm_to_hex.py # 用法python asm_to_hex.py test.asm test.hex import sys regs {fr{i}: i for i in range(32)} def reg(x): if x in regs: return regs[x] return int(x) def encode(line): parts line.replace(,, ).split() if not parts or parts[0].startswith(#): return None op parts[0] if op add: # add rd, rs, rt rd, rs, rt reg(parts[1]), reg(parts[2]), reg(parts[3]) return (0 26) | (rs 21) | (rt 16) | (rd 11) | (0 6) | 0x20 elif op sub: rd, rs, rt reg(parts[1]), reg(parts[2]), reg(parts[3]) return (0 26) | (rs 21) | (rt 16) | (rd 11) | (0 6) | 0x22 elif op addi: # addi rt, rs, imm rt, rs, imm reg(parts[1]), reg(parts[2]), int(parts[3]) return (0x08 26) | (rs 21) | (rt 16) | (imm 0xFFFF) elif op lw: # lw rt, offset(rs) rt, rest reg(parts[1]), parts[2] offset, rs rest.split(() rs reg(rs.rstrip())) return (0x23 26) | (rs 21) | (rt 16) | (int(offset) 0xFFFF) elif op sw: # sw rt, offset(rs) rt, rest reg(parts[1]), parts[2] offset, rs rest.split(() rs reg(rs.rstrip())) return (0x2B 26) | (rs 21) | (rt 16) | (int(offset) 0xFFFF) elif op beq: # beq rs, rt, imm_label rs, rt, label reg(parts[1]), reg(parts[2]), parts[3] # 这里需要后续读两遍汇编才能算 label 地址 return label elif op j: # j target26 addr int(parts[1], 0) 0x03FFFFFF return (0x02 26) | addr return None def main(): lines open(sys.argv[1]).readlines() raw_lines [v2.0 raw] for line in lines: inst encode(line.strip()) if inst is not None: raw_lines.append(f{inst:08x}) open(sys.argv[2], w).write(\n.join(raw_lines) \n) main()上面脚本里的 beq 分支地址没有实现符号解析只返回了一个 label 字符串这在真实使用中需要两遍预处理。你可以在第一次读取时记录每一条指令的地址例如第 i 条指令地址为 4*i第二遍再填充立即数偏移。这个脚本的思路是把所有指令按顺序放到 ROM 中ROM 起始地址为 0每条指令占一个字。对于 Logisim ROM地址位宽为 8所以最多放 256 条指令。使用这个脚本时需要先写一个汇编文本比如addi r1, r0, 5 addi r2, r0, 0 add r2, r2, r1 addi r1, r1, -1 sw r2, 0(r0)运行python asm_to_hex.py test.asm test.hex然后在 Logisim 的 ROM 组件属性中点击 “Edit Contents”选择 “Load Image”加载 test.hex 即可。如果哪一行翻译不对脚本会返回 NoneLogisim 里会表现为 ROM 内容变成全 0运行结果必然错误。因此建议先手动打印编码结果检查一下。4. 避坑指南两周期处理器从仿真到跑通的五个翻车点数据通路和控制逻辑都搭好之后仿真才是真正试炼场。这一章我把自己踩过的五个坑按“现象 → 原因 → 解决”的格式写出来每一个都是两周期处理器里最容易出现、也最让新手抓狂的问题。4.1 现象寄存器堆写入出现“半个周期”的毛刺在 State1 的上升沿如果寄存器堆的 RegWrite 信号有效寄存器值会更新。但 Logisim 里如果控制信号是组合逻辑直接从指令 opcode 译码出来的那么当 IR 在取指周期结束后发生变化时RegWrite 可能在一个周期中间出现短暂翻转。尤其当你把 RegWrite 直接接到寄存器堆的写使能端口而寄存器堆组件本身不是边沿触发的写端口一旦控制信号有毛刺写入值就可能被错误锁存。原因在于 Logisim 的 Register File 写端口通常设计为时钟上升沿采样但前提是写使能在上升沿前稳定。如果译码逻辑带来过大的组合延迟或者你在真值表里把无关项填错了RegWrite 就会在有效周期内跳变。解决这类问题我一般把控制信号生成的所有输入限定为“只有 IR 在 State1 时才允许改变”。具体做法是在指令汇总之前先用 State 信号做门控把 IR 输出和 State1 一起和一个与门之后才是译码器的输入。另一种更简单的办法把 RegWrite 最终写入使能端之前再与一个State的下降沿同步信号做与但这个方法在 Logisim 里不好控制。最靠谱的还是在控制子电路内部对 State0/1 先做区分取指状态直接强制所有写使能为 0。4.2 现象分支指令执行后 PC 提前跳变IR 捕获了下一条指令分支指令在 State1 的上升沿把目标地址写入 PC但如果你把 IRWrite 错误地设置成“总是有效”那么 State1 的上升沿同样会让 IR 捕获当前 PC 指向的指令。由于 PC 在 State1 时已经被更新为目标地址IR 就会在分支执行的同一时刻取入目标指令这等于让分支指令跳过执行直接执行了目标指令而且是提前一个周期。原因是 IRWrite 只在 State0 为 1这是设计的基础。很多新手在搭逻辑时为了赶进度直接把 IR 的使能全部接 1导致 IR 每个周期都锁存当前取指地址。分支执行时PC 在 State1 上升沿写目标IR 同时锁存新目标状态机下个周期 State0 又取目标的下一条整个指令流全部错位。解决方法是严格检查 IRWrite 信号IRWrite (State 0)。同时还要保证 PC 在 State1 上升沿写入目标地址时ROM 的地址线变化不会立刻影响 IR因为 IRWrite0IR 的数据端虽然变化但不会锁存。把 IRWrite 用探针显示在画布上观察分支执行前后这个信号是否只在 State0 为高这是排查本条问题最快的路径。4.3 现象Logisim 连线变红位宽和冲突说不出所以然Logisim 中连线变红通常有两种原因位宽不匹配或者多个输出同时驱动同一条线。在两周期处理器中最常见的变红来自寄存器的写数据 Mux 的输入位宽不一致。例如ALU 输出 32 位数据存储器读数据 32 位这两个信号接进同一个 Mux 没有问题。但如果你不小心把 ALU 输出连接到 Mux 的 0 通道、把存储器的 8 位地址端口连接到 Mux 的 1 通道Logisim 就会报错。还有一个很隐蔽的点Mux 的选择端如果连的是一个 32 位总线它只会使用最低位但 Logisim 对于 1 位输入连接到多位端口并不会变红只会静默取 0导致控制永远选错通道。遇到红线先点住红线看右下角状态栏显示的位宽是多少再顺着这条线找到每个接入端点。通常问题出在常量、Extender、Splitter 的位宽设置。我习惯把每根只是传递 1 位控制信号的线用 1 位位宽单独画不跟数据总线混在一条线上这样出现并联节点时能被 Logisim 自动折叠减少红色错误。4.4 现象lw 指令读出的数据是老数据lw 指令在 State1 时ALU 得到存储器的地址RAM 异步读出数据然后该数据经过 MemtoReg 的 Mux 送到寄存器堆的写数据端。寄存器堆在 State1 的上升沿写入看起来没有问题。但 Logisim 的 RAM 组件在“异步读”模式下读数据会随地址变化立即变化。如果 RAM 地址在 State1 刚开始时才稳定到上升沿之前虽然稳定但很多学习者担心“老数据”而把 RAM 的读使能也设成时钟同步导致 lw 读出的值总是取指阶段的旧地址内容。原因其实是对 RAM 参数的理解偏差。Logisim 默认的 RAM 是同步写、异步读所以只要地址稳定输出在同一个周期内就能稳定完全可以在上升沿写入寄存器堆。解决方法是把 RAM 地址输入端接到 ALU 输出不要在中间加寄存器。如果你确实想看到内存读信号的稳定可以在 RAM 输出加一个输出寄存器但那样实际会让 lw 多出一个周期的延迟改变两周期指令的定义。所以对于两周期处理器直接异步读是最合理的。4.5 现象状态翻转过快PC 和 IR 同时更新导致指令丢失State 寄存器如果使用带时钟使能的寄存器而且使能端不小心接成了 1那么 State 每个上升沿都翻转这没有问题。但如果你把状态寄存器设计成组合逻辑反馈的 T 触发器可能产生比全局时钟更窄的状态毛刺尤其在 Logisim 仿真中上升沿和组合延迟叠加时PC 和 IR 会在同一沿采到不一致的数据。具体现象是某条 add 指令执行后寄存器堆写入值正确但紧接着取指周期取到的指令却是错误的。原因是状态寄存器没有明确使用全局时钟同步。两周期处理器的状态切换应当完全依赖全局时钟上升沿不复用其它时钟信号。PC、IR、寄存器堆的时钟全部接到同一个 Clock 组件而 State 寄存器也接同一时钟这样保证所有动作在同一沿组织。解决方法是检查 State 寄存器的时钟端口是否接了时钟以及它的初始值是否为 0。我习惯在画布上用不同颜色的线区分时钟线和数据线每次仿真前先复位一次让所有寄存器和 State 回到初始状态再开始跑。5. 验证方法用循环累加程序观测取指/执行两拍设计验证往往比设计本身更能暴露问题。这一章我会带你写一个 12 行汇编程序生成 ROM 文件然后在 Logisim 里加探针和日志通过寄存器值的变化反推两周期时序是否正确。整个过程不需要任何仿真插件只靠 Logisim 自带功能。5.1 写一个 12 行汇编程序并生成 ROM 文件先写一个循环累加程序。目标是让 r1 从 5 减到 1同时 r2 不停地把 r1 的值累加进来最后把结果存到内存地址 0# 5.1 循环累加测试程序 addi r1, r0, 5 addi r2, r0, 0 add r2, r2, r1 addi r1, r1, -1 bne r1, r0, 2 sw r2, 0(r0) add r0, r0, r0这里需要注意bne 指令在简化编码里可以手动算偏移。假设每条指令占一个字上述程序位于 ROM 地址 0、4、8、12、16、20。bne 在第 16 字节如果条件成立要跳回第 8 字节add 指令偏移量应该是 (8 - 16)/4 - 1 -3。如果条件不成立则顺序执行下一条 sw。你可以手动填写偏移 -3这样 bne 指令的立即数字段是 0xFFFD。为了脚本简单初始版本可以用 Python 手动生成这段编码但演示时直接使用脚本也足够。在 Logisim 的 ROM 属性里加载这个十六进制文件双击 ROM 组件可以看到内容是否对应。如果内容全为 0说明文件格式错误或位数冲突。加载后点击仿真开始手动给几个时钟脉冲观察每个指令周期如何推进。5.2 在 Logisim 里添加探针与 LogLogisim 左侧工具栏有 “Probe” 组件可以显示一条线上的当前值。为了验证时序至少需要探针观察这些信号PC 寄存器 Q 端的 32 位值IR 寄存器 Q 端的 32 位值State 信号的值r1、r2 的实际值把这个探针连到寄存器堆的读端口或者连接到寄存器堆内部但为了保险建议直接把探针接到寄存器堆的两个读数据输出上因为读地址是 rs/rt 字段它们只反映当前 IR 的字段并不一定等于你想要的 r1/r2更好的办法是在寄存器堆子电路内部引出一个写数据端口或者在实验前先手动把 r1 设置为已知值。但最直接的方法是在测试程序里让 r1 和 r2 只在寄存器堆中被写所以我们可以观察寄存器堆写数据端口的数值。在 Logisim 中你可以在“Project”菜单里添加一个 “Log” 节点选择这些信号记录到文件每次仿真时自动输出时钟沿附近的取值。配合状态寄存器信号就能画出类似波形的时序表。5.3 通过寄存器变化反推时序是否正确仿真启动后如果时序正确你会看到以下规律第一个上升沿PC 从 0 变成 4IR 捕获到第一条指令 addi r1, r0, 5State 从 0 变成 1。 第二个上升沿指令执行r1 变成 5PC 保持 4IR 保持不变因为 IRWrite0State 从 1 变成 0。 第三个上升沿PC 从 4 变成 8IR 捕获第二条指令 addi r2, r0, 0State 变回 1。 第四个上升沿r2 变成 0。 继续循环直到遇到 bne。当 bne 条件成立时在 bne 所在的 State1 上升沿PC 会被改写为 8而 IR 仍保持 bne 本身。下一个 State0 上升沿PC 从 8 变为 12不对因为 PC 被改成 8 后下一个取指地址是 8取到 add 指令然后 State0 的上升沿又 PC 变成 12。这表示循环体正确执行。如果在这个过程中 r1 没有按预期递减或者 r2 的值在所有上升沿都没变化问题大概率出在控制信号译码。尤其注意 r1 的递减通过 addi r1, r1, -1 完成这里的立即数是负数需要符号扩展。如果 Extender 设置成了零扩展r1 就会变成一个大正数循环永不结束这就是一个典型的验证失败案例。我一般会先跑三个时钟然后暂停观察 PC 和 IR 的值。如果这两个值没有按 0-4-8-12 的节奏变化而是跳跃或重复说明 PCWrite 或 IRWrite 过宽。如果 PC 正常但 IR 一直保持第一条指令说明 IRWrite 只在第一个周期有效后续 State0 没有恢复为 1这时候应该查看 State 是否持续翻转。6. 进阶技巧给处理器加上暂停控制变成可单步调试的教学原型两周期处理器的数据通路跑通之后下一步可以加一个可控的暂停功能让处理器只在某个外部信号有效时才更新 PC 和 IR。这样就能实现“单步”调试观察每一条指令从取指到执行的全过程。6.1 增加 PCEn 和 IREn 信号实现“等一拍”最直接的方法是在 PC 寄存器和 IR 寄存器的写使能端口前各加一个与门。原来 PCWrite 信号控制 PC现在变成 PCEn PCWrite RunEnableIREn IRWrite RunEnable。RunEnable 可以接一个外部开关开关拨到 1 时处理器正常跑拨到 0 时 PC 和 IR 都不更新但时钟依然存在State 依然翻转。注意如果 RunEnable0 时 State 还在继续翻转控制逻辑依然会在 State0/1 之间切换但 PC/IR 不更新寄存器堆也不会写入因为写寄存器的数据和控制信号都来自 IRIR 保持不变。这样做的好处是不会因为时钟停止导致 Logisim 仿真内部时序混乱坏处是 State 本身还在计数某些信号会在两个状态之间切换可能干扰观察。所以我通常让 State 寄存器的使能也接入一个全局暂停信号实现真正冻结。另一个办法是用一个按钮作为手动时钟源代替自动时钟。在 Logisim 里把 Clock 组件替换成一个 Button每次手按一次相当于一个上升沿。这种单步方式更直观但无法自动跑完整个程序。建议同时保留自动 Clock 和手动 Button通过一个多路开关切换时钟源。6.2 用 Python 写一个二十条指令的回归测试脚本当指令数量增多后再用手动仿真验证每条指令耗时太长。我自己的习惯是写一个 Python 脚本生成多组测试程序每组程序执行完成后期望某些寄存器出现固定值。比如测试 add、sub、and、or、addi、lw、sw 的组合每条程序运行结束后把 r10 写成 0xFF 这样的标记。由于 Logisim 没有命令行批处理仿真接口回归测试通常只能做到“生成预期结果”这一步脚本生成机器码并且模拟简易数据通路的执行输出预期寄存器值然后在 Logisim 里加载同一个 ROM手动跑完后把这个预期值和实跑值对比。更高效一点的替代方案是把 Logisim 的 Log 功能记录到文件再用 Python 解析这个文件检查寄存器变化是否和模拟器一致。比如脚本里执行 addi r1, r1, 1 之后 r1 应该加 1波形的 Log 文件里就会记录每个上升沿后的寄存器堆写数据。把这些数据读出来和预期列表做差集一旦出现不一致就定位到具体指令。这个做法让我从“肉眼盯仿真”的消耗中解放出来也让课程设计最终答辩时更有说服力。从那以后我每次搭 CPU 级实验都会在验证前先加一个全局使能开关并强制自己走一遍“取指、执行、取指”的流程用探针把 PC、IR、State 三个信号打出来再继续。这个习惯帮我省下了很多排查毛刺和位宽的时间。希望帮到你。本文还有配套的精品资源点击获取