芯参谋(40):UFS 电路设计指南

0 · 文档说明0.1 目的与范围本指南面向硬件工程师与驱动/Bring-up 工程师覆盖 UFS 器件从选型、原理图、电源时序、PCB Layout、信号完整性、EMI/ESD、焊接生产到故障排查的完整链路。与 eMMC 的并行同步接口不同UFS 使用高速串行差分链路MIPI M-PHY UniPro其硬件设计要点从「等长 上拉」转向「差分阻抗 损耗预算 参考时钟质量」这是本文与 eMMC 电路设计指南最大的差异。适用范围主控侧带UFS Host Controller含 M-PHY的手机 / 平板 SoC、车载座舱与 T-BOX、工控与边缘计算平台器件侧为板载 BGA 封装 UFS嵌入式 UFS非可插拔 UFS 卡。不适用 / 需改方案主控无 UFS 控制器仅有 eMMC / SDIO 控制器时不能兼容容量 ≤ 8 GB、成本敏感或 PCB 仅 2~4 层时建议改用 eMMC / SPI NAND / SD NAND 方案见下表。0.2 同系列文档对照文档器件类型接口特征硬件关注重点UFS 电路设计指南本文UFS 2.1/3.1/4.0M-PHY 差分串行2 lane 全双工100 Ω 差分、REF_CLK、三路电源、损耗预算eMMC 电路设计指南eMMC 5.0/5.1并行同步1/4/8-bit DSHS400 等长、1.8 V VCCQ、上拉与串阻SD NAND 电路设计指南贴片式 SD NANDSPI / SDIOVCC 负载开关断电、卡检测、上拉SPI NAND 电路设计指南串行 NANDSPI / QPI片内 ECC、坏块表、主机 FTLSPI NOR 电路设计指南串行 NORSPI / QPI / OPIQuad 提速、XIP、DPD 低功耗PSRAM 电路设计指南伪静态 RAMOPI / HyperBus差分时钟、延迟周期、帧缓存布局NAND MCP 电路设计指南多芯片合封存储并行 / 多 CE多 die 片选、双电源轨、HDI 扇出uMCP 电路设计指南UFS LPDDR 合封UFS LPDDR 双接口两组高速接口共存、热耦合、电源域隔离DDR4 / DDR5 电路设计指南DDR SDRAM并行 Fly-byPOD12、write leveling、2D 训练EEPROM 电路设计指南EEPROMI²C / SPI上拉电阻、总线电容、页写与写保护0.3 阅读建议器件选型与可行性评估先看 §1、§2确认主控 M-PHY 版本与 lane 数是否匹配。原理图设计§3电源与时序是 UFS 站不起来的第一根因、§4。PCB Layout§5其中0.5 mm pitch BGA 扇出与差分阻抗决定项目成败。Bring-up 与调试§6、§9链路起不来时按 §9 决策树逐项排查。软件配合§11详细协议与驱动设计见《UFS 软件设计规范》。1 · UFS 器件基础UFS 不是一颗裸 NAND而是「NAND 阵列 控制器 FTL 高速串行接口」的完整子系统。对外只暴露 2 对高速差分线、1 对差分参考时钟、1 根复位线和 3 路电源——引脚数远少于并行 NAND但对电源质量与 PCB 布线的要求高得多。1.1 定位与版本演进UFS 定位于大容量、高带宽的板载存储是 eMMC 的换代接口。它的核心价值在于全双工串行链路 命令队列读写可并发、支持最多 32 个待处理任务随机性能与多任务响应远优于半双工并行的 eMMC。维度eMMC 5.1UFS 3.1UFS 4.0接口形态并行同步CLK / CMD / DAT0-7 / DS串行差分DIN / DOUT × 2 lane同左速率翻倍工作方式半双工全双工全双工命令处理单命令串行Task Queue最多 32Queue 增强 HPB v2总线速率HS400400 MB/s 级HS-G311.6 Gbps 级23.2 Gbps 级主控要求MMC 控制器几乎全平台UFS Host M-PHYUFS 4.0 Host M-PHY v5PCB 难度中等长 8-bit 组高100 Ω 差分 REF_CLK很高损耗预算 HDI选型提醒UFS 是点对点链路不能像 eMMC 那样在原理图上换个同封装器件就兼容。切换器件前必须核对① 主控 M-PHY 版本与 HS-Gear 支持范围② lane 数1 lane 还是 2 lane③ VCCQ/VCCQ2 电压要求④ REF_CLK 频率是否被器件支持⑤ BGA 引脚定义UFS 与 eMMC 的 BGA-153引脚不兼容。1.2 协议栈分层UFS 采用四层协议栈。硬件工程师最关心最底两层M-PHY 与 UniPro软件工程师最关心上两层但链路启动是两层协同完成的排查问题时必须一起看。UFS 协议栈主机侧与器件侧的分层对应关系应用层UFS Command Set文件系统 / Block 层 / UFS 驱动SCSI SPC SBC 命令子集传输层UTP / UPIUUPIU 组装 / 拆解Task Tag 管理COMMAND / RESPONSE / DATA / RTT数据链路层UniProL4 / L3 / L2 / L1.5 链路管理连接建立、流控、重传、功耗物理层M-PHYM-TX / M-RXHS-Gear、PWM-GearDIN / DOUT 差分对100 Ω介质层NAND 子系统器件内部主机不可见NAND 阵列 FTL 磨损均衡主机侧SoC / APUFS 器件侧图 1 · UFS 四层协议栈应用层SCSI 命令集、传输层UTP/UPIU、数据链路层UniPro、物理层M-PHY硬件视角的分工M-PHY 决定能不能连通差分阻抗、损耗、参考时钟、电源纹波UniPro 决定握手是否稳定链路启动失败多半是 M-PHY 层问题而链路反复掉线则多与 UniPro 的电源状态切换和 M-PHY 的 HS/PWM 切换有关。1.3 封装与引脚分区主流嵌入式 UFS 采用BGA-15311.5×13×1.0 mm0.5 mm pitch外形尺寸与 eMMC BGA-153 一致但引脚定义完全不同两者不能互换。大容量 UFS 4.0 亦有 BGA-254 等更宽封装。UFS BGA-153 引脚分区俯视非真实球位仅示意分区UFS PackageBGA-153 · 11.5 × 13 mmVCC / VSS 区核心电源与地多球并联VCCQ / VCCQ2 区接口电源 1.2 V / 1.8 VDIN_T / DIN_C主机 → 器件TX 侧DOUT_T / DOUT_C器件 → 主机RX 侧REF_CLK / REF_CLK−差分参考时钟 19.2 / 26 MHzRST_n / NC / VSF硬件复位与预留脚电源引脚占比最高VCC/VSS 球数约占一半去耦必须就近摆放高速差分对集中在一侧DIN 与 DOUT 各 1~2 对走线应最短、不打过孔REF_CLK 是链路启动前提时钟不稳定会直接导致 link startup 失败VSF Vendor Specific Function按器件手册处理图 2 · UFS BGA-153 引脚分区示意电源区、差分数据区、参考时钟与复位区引脚 / 信号方向说明硬件处理要点VCC电源NAND 核心与控制器电源UFS 2.x/3.x 典型 3.3 V部分 UFS 4.0 支持 2.5 V大电流轨需低 ESR 去耦VCCQ电源主机接口 / M-PHY 主电源典型 1.2 V少数器件为 1.8 V必须与主控 IO 电平一致VCCQ2电源M-PHY 辅助电源UFS 3.0 起典型 1.8 V不可与 VCCQ 合并也不可悬空VSS地多球并联全部落地密布地过孔DIN_T/C主 → 器下行差分数据主机 TX100 Ω 差分AC 耦合电容串联DOUT_T/C器 → 主上行差分数据主机 RX100 Ω 差分AC 耦合电容串联REF_CLK/−主 → 器差分参考时钟19.2 / 26 / 38.4 MHz100 Ω 差分需连续提供RST_n主 → 器硬件复位低有效建议 10 kΩ 下拉 主控 GPIO 可控禁止悬空1.4 关键电气参数下表为 UFS 3.x 档器件的典型值用于原理图与布线预算最终必须以所选器件手册为准。参数符号典型值说明核心电源VCC3.3 V2.7~3.6 VUFS 4.0 部分器件支持 2.5 V 档接口电源VCCQ1.2 V1.14~1.26 V与主控 M-PHY IO 同源辅助电源VCCQ21.8 V1.7~1.95 VUFS 3.0 起引入务必单独供电差分阻抗Zdiff100 Ω ±10%DIN / DOUT / REF_CLK 三者一致AC 耦合电容Cac100 nF0402 封装差分对对称摆放参考时钟频率fREF19.2 / 26 / 38.4 MHz频率精度通常要求 ≤ ±100 ppm差分对内等长—≤ 0.15 mm超过会引入共模噪声与抖动走线总长—≤ 150 mm2.x≤ 100 mm3.x≤ 80 mm4.0 建议与板材损耗共同决定眼图余量工作温度Ta−25 ~ 85 ℃商规−40 ~ 105 ℃车规/工规高温触发内部降速ESD 等级HBM / CDM±2 kV / ±500 V板载器件焊接与装配环节仍需防护2 · 接口与链路UFS 的物理接口是 MIPI M-PHY两对高速差分线实现全双工外加一对差分参考时钟。理解 PWM 与 HS 两种模式、以及链路启动的先后顺序是排查器件不识别的基础。2.1 M-PHY 物理层要点全双工双 simplexDIN主→器与 DOUT器→主各 1~2 lane收发独立读写可同时进行——这正是 UFS 随机性能优于 eMMC 的物理基础。两种工作模式PWM低速脉宽调制用于初始化、休眠唤醒与低速传输与HS高速差分实际数据传输。上电后先以 PWM 建立链路再协商切换到 HS-Gear。AC 耦合HS 模式下每根差分线串联 100 nF 电容用于隔离收发两端共模电平电容值过小会影响低频响应过大则延长建立时间。端接M-PHY 的差分端接通常集成在主机与器件内部约 100 Ω外部不需要再并联端接电阻——这是与 DDR / LVDS 设计最容易混淆的一点。无时钟线数据时钟由接收端从数据流中恢复CDRREF_CLK 只是给 M-PHY 提供频率参考不随数据一起走线因此REF_CLK 与数据线之间不需要等长。最常见的原理性错误① 把 UFS 当作 eMMC在差分线上加上拉电阻② 漏掉 AC 耦合电容或只在一根线上放③ 把 VCCQ2 悬空或并到 VCCQ④ REF_CLK 用单端时钟直接接入差分脚。这四类错误都会导致链路无法启动。2.2 速率档位与版本对应UFS 版本规范M-PHY / UniPro速率档Lane接口速率厂商标称顺序读UFS 2.0JESD220BM-PHY v3.0 / UniPro v1.6HS-G1 / HS-G21~25.8 Gbps350~500 MB/sUFS 2.1JESD220CM-PHY v3.0 / UniPro v1.6HS-G21~25.8 Gbps700~850 MB/sUFS 3.0 / 3.1JESD220D / EM-PHY v4.1 / UniPro v1.8HS-G3211.6 Gbps1500~2100 MB/sUFS 4.0JESD220FM-PHY v5.0 / UniPro v2.0HS-G5223.2 Gbps3500~4200 MB/s注上表「接口速率」为双 lane 聚合的公开标称值「厂商标称顺序读」取自各厂商产品手册的实测峰值通常含 HPB / WriteBooster / 多 LU 并发与主机缓存增益不同厂商与测试平台差异较大仅作量级参考。SI 与时序预算请一律以接口速率为准。版本兼容原则链路会在双方都支持的最高档位上工作取主控与器件的交集。把 UFS 4.0 器件接到只支持 HS-G3 的主控上会降到 3.x 速率运行功能可用、性能受限反之亦然。设计前务必确认主控 M-PHY 版本。2.3 PWM 与 HS 模式对比项PWM 模式HS 模式用途链路启动、配置、休眠唤醒实际数据传输速率PWM-G0 ~ G7几十 ~ 数百 MbpsHS-G1 ~ G5Gbps 级信号特征大幅摆幅对阻抗不敏感小摆幅差分对损耗与反射敏感硬件风险低一般都能通高阻抗/损耗/串扰问题在此暴露典型故障通不了 电源/复位/时钟问题掉速或 CRC 错 SI 问题调试判据若 PWM 能通而 HS 握手失败或反复掉线问题几乎一定在信号完整性阻抗、损耗、串扰、电源纹波而不是协议或软件配置。2.4 链路启动流程上电后从复位释放到可以发第一条 UPIU硬件与固件按顺序完成以下阶段。理解这条时间线有助于用示波器定位卡死在哪个阶段。UFS 上电 → 链路就绪 时序阶段示意具体时间以器件手册为准t0t1 电源稳定t2 复位释放t3 链路启动t4 就绪VCC / VCCQ / VCCQ2电源保持REF_CLK时钟须在复位释放前稳定RST_n保持低电平 ≥ 1 msM-PHYPWM 建链切 HS-GearHS 传输① 电源建立② 时钟稳定③ 释放复位④ UniPro 握手 → NOP 探测图 3 · UFS 上电到链路就绪电源建立 → 参考时钟稳定 → 释放复位 → UniPro 建链 → 切 HS → 软件探测电源建立VCC → VCCQ → VCCQ2 依次或同时上升纹波与跌落需满足手册要求。参考时钟稳定REF_CLK 必须在释放复位之前稳定输出且在整个生命周期内持续提供。释放复位RST_n 拉高保持低电平时间通常要求 ≥ 1 ms释放后等待器件内部初始化完成。UniPro 链路启动M-PHY 以 PWM 模式建立物理连接两端协商能力与参数。切换 HS-Gear链路确认双方支持的最高速档执行 HS 训练并锁定。软件接管主机发 NOP OUT UPIU 探测器件随后读取 Device Descriptor 并置位fDeviceInit等待器件完成内部初始化详见配套《UFS 软件设计规范》。硬件可观测点链路启动过程可用示波器在REF_CLK、RST_n以及差分线上观察PWM 阶段能看到周期性突发脉冲切 HS 后变为连续小摆幅差分波形。若 RST_n 释放后差分线上完全无波形优先查 REF_CLK 与 VCCQ2。3 · 电源与复位UFS 站不起来的第一根因八成出在电源与复位VCCQ2 漏供、REF_CLK 未稳、RST_n 浮空或释放过早。这三处比差分走线更容易致命也更便宜可修。3.1 三路电源轨UFS 需要三路独立电源其中 VCCQ / VCCQ2 的分合关系与 eMMC 的 VCC / VCCQ 有本质区别务必按器件手册处理。电源轨典型电压供电对象峰值电流参考去耦建议供电来源建议VCC3.3 VNAND 阵列与控制器核心300~600 mA4.7 µF 0.1 µF × 4系统 Buck 或 PMIC 大电流路VCCQ1.2 VM-PHY 主电源 / 主机接口100~250 mA2.2 µF 0.1 µF × 2与主控 M-PHY IO 同源独立 LDOVCCQ21.8 VM-PHY 辅助电源UFS 3.050~120 mA1 µF 0.1 µF × 2独立 LDO禁止与 VCCQ 合并三条硬规则①VCCQ2 不可悬空、不可短接到 VCCQ——UFS 3.0 及以后器件缺少 VCCQ2 会直接无法建链②VCCQ 电平必须与主控 M-PHY IO 电平一致1.2 V 或 1.8 V取决于器件与主控的组合不一致会导致 HS 握手失败甚至损坏 IO③ 三路电源的纹波建议控制在 ±3% 以内VCCQ 建议 ≤ 30 mVppM-PHY 对电源噪声极其敏感。UFS 电源树三路电源、去耦与使能顺序系统电源PMIC / Buck 输入VCC 3.3 VBuckVCCQ 1.2 VLDOVCCQ2 1.8 VLDO→ 4.7 µF 0.1 µF × 4靠近 VCC 球→ 2.2 µF 0.1 µF × 2靠近 VCCQ 球→ 1 µF 0.1 µF × 2靠近 VCCQ2 球UFS 器件VCC 球群VCCQ 球群VCCQ2 球群去耦布局规则0.1 µF 电容放在 BGA 背面投影区对应电源球正下方大容值电容放在器件外围 5 mm 内每个电源球至少一条独立过孔到电源平面低功耗关断提示若需整机长待机断电必须先由软件完成 Power Down 流程再切断 VCC重新上电需完整重走初始化链路图 4 · UFS 三路电源树VCC 3.3 V / VCCQ 1.2 V / VCCQ2 1.8 V 与去耦配置3.2 上电与断电时序上电顺序需保证电源先稳定 → REF_CLK 先稳定 → 最后释放 RST_n。断电顺序相反先拉低 RST_n → 再断电源若为受控断电。上电 / 断电时序约束示意具体数值以器件手册为准VCCVCCQ / VCCQ2REF_CLKRST_n低电平 ≥ 1 ms释放后等待内部初始化断电顺序受控断电① 软件发起 Power Down 通知并等待完成 ② 拉低 RST_n ③ 依次关闭 VCCQ2 / VCCQ / VCC异常断电直接掉 VCC会中断进行中的写操作仅依赖器件内部掉电保护无法保证最后一笔数据已落盘图 5 · UFS 上电与断电时序电源 → 时钟 → 释放复位断电则逆向执行时序余量怎么留原理图上不要刚好满足手册最小值RST_n 低电平建议按≥ 2 ms设计手册多为 1 ms复位释放到发起链路启动建议留10 ms 以上RC 复位电路的电容取值要算上 GPIO 驱动能力与低温容差。3.3 去耦电容与电源树每个 VCC / VCCQ / VCCQ2 电源球对应至少一个独立过孔直连电源平面禁止多个球共用一个过孔。小容值去耦0.1 µF0402优先放在BGA 背面投影区距离电源球过孔 ≤ 1.5 mm。大容值4.7 µF / 2.2 µF0603 或 0402放在器件外围兼顾储能与低频纹波。去耦电容的地端过孔要紧邻电容焊盘cap-via-via回路电感比容值更重要。VCCQ 建议由独立 LDO供电不与 DDR / 主控核电源共用避免开关噪声串入 M-PHY。电源平面上 UFS 区域禁止被其他高速信号线的过孔打碎保持平面完整。3.4 REF_CLK 参考时钟参数典型要求说明频率19.2 / 26 / 38.4 MHz由主控或外部晶振提供须与器件支持列表一致频率精度≤ ±100 ppm超差会导致 HS 训练失败或链路频繁重训抖动建议 ≤ 50 pspp高要求设计按积分抖动 ≤ 5 ps RMS 选型以手册为准信号形式差分REF_CLK / REF_CLK−单端时钟不可直连需 AC 耦合转为差分差分阻抗100 Ω ±10%与数据差分对同一套规则走线长度≤ 50 mm建议越短越好全程包地远离 RF 与开关电源常供性上电后持续提供链路启动与休眠唤醒期间均不可中断高频故障点REF_CLK 缺失、频率不对、或抖动过大表现为「器件完全不响应」或「PWM 通、HS 永远训不上」。排查时第一步就用示波器量 REF_CLK有无输出、频率是否正确、差分摆幅是否正常、有没有被邻近电源噪声调制。3.5 RST_n 与复位设计RST_n 必须加10 kΩ 下拉保证主控 GPIO 高阻期间器件处于确定复位态避免上电期间误启动。由主控 GPIO 直接驱动禁止仅用 RC 上拉无法软件控制热复位。可并联 100 pF~1 nF 对地电容抑制毛刺但需核算 RC 时间常数对复位释放时间的影响。走线远离高速差分对与开关电源节点必要时包地长度控制在 50 mm 内。若系统支持整机断电需确认 RST_n 在 VCC 掉电后不会出现倒灌IO 先于电源掉电会产生 latch-up 风险。软件侧的复位还有两级EndPoint Reset / Logical Unit Reset / 主机控制器复位详见配套软件规范 §14。4 · 典型应用电路UFS 的原理图本身很简洁——真正的工作量在电源与 Layout。下面给出双 lane 与单 lane 两种接法以及 AC 耦合、端接与自检要点。4.1 双 lane 标准接法双 lane 是 UFS 3.x / 4.0 的标准配置DIN0/DOUT0 与 DIN1/DOUT1 共 4 对差分线带宽翻倍。两条 lane 必须同时连通只接一条会降为单 lane 运行。UFS 双 lane 典型应用电路SoC UFS Host ↔ UFS 器件SoC / APUFS Host M-PHYDIN0_T / DIN0_CDOUT0_T / DOUT0_CDIN1_T / DIN1_CDOUT1_T / DOUT1_CREF_CLK / REF_CLK−RST_nVCCQ 1.2 V / VCCQ2 1.8 VVCC 3.3 VUFS 器件BGA-153DIN0_T / DIN0_CDOUT0_T / DOUT0_CDIN1_T / DIN1_CDOUT1_T / DOUT1_CREF_CLK / REF_CLK−RST_nVCCQ / VCCQ2VCC100 nF × 2100 nF × 2100 nF × 2100 nF × 2差分直连10 kΩ 下拉差分对每根线串联 100 nF AC 耦合电容靠近器件侧放置差分对对称注意外部不再并联端接电阻端接在主机与器件内部图 6 · UFS 双 lane 典型应用电路4 对差分数据线 1 对参考时钟 RST_n 三路电源4.2 单 lane 精简接法部分中低端平台或 UFS 2.x 器件只使用 lane 0。此时 lane 1 的 DIN1/DOUT1 可不连接但需注意不用的 lane 引脚按器件手册处理多数要求悬空NC少数要求接地务必查手册不可想当然。单 lane 带宽减半需在软件侧确认链路协商到 1 lane不要按双 lane 配置去调优性能。若 PCB 已按双 lane 布线但实际只用单 lane未使用的差分线应两端悬空且尽量短避免成为天线引入干扰。4.3 AC 耦合与端接项目要求常见错误电容值100 nF允许 47~220 nF以手册为准用 1 nF 或 10 µF导致低频失真或建立时间过长封装0402 优先寄生电感小用 0603/0805焊盘过大引入阻抗不连续位置靠近器件或主机侧均可差分对两线完全对称两根线电容一前一后引入对内 skew耐压≥ 10 V1.2 V/1.8 V 系统余量充足忽略耐压长期可靠性风险外部端接不需要内部已集成照搬 LVDS 经验并联 100 Ω导致幅度减半、链路失败上拉 / 下拉差分线上不得加任何上拉下拉沿用 eMMC 习惯加 10 kΩ 上拉4.4 原理图自检三路电源全部有源电压值与器件手册一致VCCQ2 未遗漏。REF_CLK 已连接且来自可控时钟源频率与器件支持列表一致。RST_n 有 10 kΩ 下拉并连接到主控 GPIO。所有差分对均串联 AC 耦合电容差分对对称无上拉/下拉/端接电阻。NC 引脚按手册处理悬空或接地未误连。电源与地的球数统计无误无遗漏未连接的 VSS 球。与主控侧交叉核对DIN ↔ DOUT 方向未接反主机 TX 接器件 DIN。后续章节请下载「芯参谋」查看……篇幅原因, 还有10章· 详见芯参谋→方案设计当前分享仅开放前5章正文。详细资料请在芯参谋客户端中打开完整文档。打开路径解决方案应用市场分析 - 原理方案设计 - 串行总线系列产品方案 - UFS_电路设计指南 下载芯参谋客户端(免费查看)相关报告 · 1IPM_量产直通率与失效_量产排查调试解决方案Linux内核开发指南(BSP Kernel)原理方案设计VR_AR头显(VR-AR Headset)_市场分析市场应用分析直流风扇(DC Fan)_市场分析市场应用分析写保护误触发_SR_BP位_量产排查调试解决方案相关报告 · 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