XY2-100协议FPGA实现：Verilog驱动激光振镜的完整指南

1. 从激光打标机里那块小板子说起如果你拆过工业激光打标机、激光雕刻机或者激光雷达的扫描头大概率会看到一个巴掌大的模块上面装着两片能高速偏转的小镜子后面拖着一排排线。这个模块就是激光振镜而排线上跑的那套通信协议十有八九就是XY2-100。XY2-100 这个协议名字听起来挺唬人其实它干的事情非常朴素把上位机算好的 X、Y 坐标角度值用同步串行的方式喂给振镜驱动器让两片镜子在毫秒甚至微秒级的时间里转到指定位置。它诞生于模拟振镜向数字振镜过渡的年代因为抗干扰强、时序简单、延迟低一直活到了今天成了激光加工行业事实上的“普通话”。我最早接触它是在一个激光打标项目上当时用 FPGA 做主控需要自己写 Verilog 去驱动振镜。翻遍网上资料要么是芯片手册里几页时序图要么是零散的代码片段真正把“协议怎么理解、Verilog 怎么写、坑在哪里”讲透的内容少得可怜。所以这篇文章我打算把 XY2-100 从协议层到 RTL 层完整拆一遍包括时序细节、状态机设计、时钟方案、参数计算以及我在实际调试中踩过的那些坑。这篇文章适合谁看如果你正在做激光振镜控制、激光雷达扫描、光学扫描振镜相关的 FPGA 开发或者你只是想找一个“同步串行协议 Verilog 实现”的完整案例来练手那这篇内容应该能帮到你。不需要你是 FPGA 老手但至少得知道always (posedge clk)是什么意思否则读起来会有点吃力。2. XY2-100 协议到底长什么样2.1 三根线搞定一切物理层与信号定义XY2-100 的物理层简单到令人感动它本质上是一个同步串行接口只需要三根信号线就能完成全部通信CLOCK时钟线由控制器也就是我们的 FPGA产生振镜驱动器从这上面取时钟。SYNC同步/帧同步线用来标记一帧数据的开始和结束相当于 SPI 里的片选但时序要求更严格。DATA数据线串行数据输出X、Y 坐标值都从这一根线上按位依次送出。有些资料里还会提到第四根线比如状态回读线或者使能线但核心通信就是这三根。我第一次看到这个协议的时候心里想这不就是个简化版的 SPI 吗确实很像但区别在于 XY2-100 对时序的确定性要求极高因为振镜位置直接决定激光打在工件上的位置任何一帧数据的抖动都会变成加工轨迹上的瑕疵。电气层面XY2-100 通常走的是差分信号RS-422 电平因为工业现场电磁环境恶劣单端信号跑几米就可能被干扰得面目全非。FPGA 这边输出的是 LVTTL/LVCMOS 单端信号中间需要经过一片差分驱动器比如常见的 AM26LS31 或者类似型号转成差分到了振镜那头再转回单端。这个细节很多人第一次做板子的时候会忽略结果发现振镜要么不动要么乱抖排查半天才发现是信号电平不对。2.2 一帧数据里塞了什么帧结构与位定义XY2-100 的一帧数据是20 位这个位数是固定的不会因为通道数变化而改变。20 位怎么分配这是理解协议的关键位区间名称说明bit 0起始位固定为 1标记帧开始bit 1控制位通常为 0部分驱动器用它做特殊功能bit 2-9X 轴数据8 位坐标值具体含义后面细说bit 10保留/校验部分实现里用作奇偶校验或固定值bit 11-18Y 轴数据8 位坐标值bit 19结束位固定为 0标记帧结束等等你可能会问8 位数据够用吗激光振镜的扫描范围通常对应 0 到 ±20 度左右8 位分辨率意味着 256 个位置点。对于很多打标应用来说这个分辨率确实偏粗所以后来有了XY2-100 的扩展版本把数据位扩展到 16 位甚至 18 位一帧变成 36 位或 40 位。但核心时序逻辑是一样的只是数据字段变长了。我建议你在动手写代码之前先确认手头振镜驱动器的手册看清楚它到底吃的是 20 位标准帧还是扩展帧。这个搞错了后面所有代码都白写。我见过有人拿着 16 位数据的驱动器去跑 20 位帧格式结果振镜只在一个很小的角度范围内来回晃因为高位数据被当成了控制位。2.3 时钟频率与刷新率算清楚再动手XY2-100 的时钟频率通常在2MHz 左右但这个值不是随便定的。它和振镜的刷新率直接相关刷新率 时钟频率 / 每帧位数以 20 位帧、2MHz 时钟为例刷新率 2,000,000 / 20 100kHz。也就是说每秒可以更新 10 万次振镜位置。对于大多数打标应用这个刷新率绰绰有余因为振镜本身的机械响应带宽通常只有几 kHz你给再快它也跟不上。但这里有个坑时钟频率不能超过振镜驱动器的最大接收速率。有些老型号驱动器最高只支持 1MHz你给 2MHz 它就直接罢工。反过来时钟太慢也不行因为刷新率低于振镜控制环路的带宽时振镜会出现明显的跟随误差表现为加工图形边缘毛糙或者圆角变形。我的经验是先查手册确认驱动器支持的时钟范围然后在这个范围内选一个“整得比较干净”的频率。比如你的 FPGA 主时钟是 50MHz那分频到 2MHz 就是 25 分频逻辑简单时钟抖动也小。如果非要选个 1.8432MHz 这种奇怪的值分频逻辑会复杂还容易引入不必要的抖动。3. 用 Verilog 把协议跑起来架构设计思路3.1 为什么选状态机而不是纯计数器写同步串行发送器最直接的想法是用一个计数器从 0 数到 19每个计数值对应输出一位数据。这个思路能用但不够优雅而且遇到需要插入空闲帧、处理帧间隔、支持不同帧长的时候计数器方案会变得非常别扭。我推荐用有限状态机FSM来组织代码。典型的状态划分是这样的IDLE空闲状态等待发送触发信号。LOAD把待发送的 X、Y 数据锁存到移位寄存器里同时拉低 SYNC 表示帧开始。SHIFT在 SHIFT 状态里每个时钟周期移出一位数据同时翻转 CLOCK。DONE一帧发送完毕拉高 SYNC回到 IDLE 或者直接进入下一帧。这个状态机的好处是逻辑清晰每个状态干什么一目了然。而且当你需要支持不同帧长20 位、36 位、40 位的时候只需要改 SHIFT 状态的退出条件其他部分不用动。3.2 时钟方案是分频还是门控XY2-100 的 CLOCK 信号需要由 FPGA 产生这里有两种常见做法做法一分频产生。用一个计数器对系统时钟分频得到一个占空比 50% 的方波作为 CLOCK 输出。这个做法最直观但要注意分频后的时钟如果直接用来驱动移位逻辑会引入时钟域交叉问题。做法二门控输出。系统时钟保持不变用一个使能信号控制 CLOCK 引脚的电平翻转。也就是说CLOCK 不是真正的时钟信号而是一个由逻辑产生的方波。这样做的好处是所有逻辑都在同一个时钟域里不需要做跨时钟域处理。我强烈推荐做法二。在 FPGA 里内部逻辑全部跑在系统时钟下CLOCK 引脚只是一个普通输出信号由状态机和计数器控制它的高低电平。这样代码更干净时序约束也更简单。你不需要去纠结“分频出来的时钟能不能直接驱动寄存器”这种问题。具体实现上可以这样系统时钟 50MHzXY2-100 时钟目标 2MHz那么每 25 个系统时钟周期翻转一次 CLOCK 引脚。用一个 0 到 24 的计数器数到 24 的时候翻转 CLOCK同时计数器清零。这样 CLOCK 的周期就是 50 个系统时钟周期频率正好 1MHz。等等我算错了——每 25 个周期翻转一次一个完整周期需要翻转两次所以是 50 个系统时钟周期50MHz / 50 1MHz。如果要 2MHz那就每 12.5 个周期翻转一次这就不整了。所以选 1MHz 或者 2.5MHz每 10 个周期翻转会更方便。提示时钟频率的选择要兼顾驱动器手册要求和分频逻辑的简洁性。不要为了追求“精确的 2MHz”而把分频逻辑搞得过于复杂1MHz 和 2MHz 对振镜性能的影响远小于你想象。3.3 数据对齐LSB First 还是 MSB FirstXY2-100 协议规定数据是LSB First也就是最低位先发。这个和 SPI 的常见默认模式相反SPI 通常是 MSB First。如果你习惯了 SPI 的写法直接套过来数据就会整个反过来振镜会跑到完全错误的位置。我在第一次实现的时候就犯了这个错误。当时用逻辑分析仪抓波形发现数据位序反了但一时没意识到是 LSB First 的问题还以为是数据拼接的时候搞错了。后来对着手册一位一位数才发现协议明确写了 LSB First。改过来之后振镜立刻就正常了。所以在写移位逻辑的时候要确保每来一个时钟移出的是当前数据的最低位。Verilog 里可以这样写// 假设 data_reg 是待发送的 20 位数据 // 每个时钟周期移出一位 tx_data {1b0, tx_data[19:1]}; // 右移最低位从 tx_data[0] 输出注意这里用的是右移最低位先出去。如果你写成左移那就是 MSB First协议不认。4. 完整 Verilog 实现与逐段解析4.1 模块接口定义先看模块的端口定义这是整个设计的门面module xy2_100_tx ( input wire clk, // 系统时钟50MHz input wire rst_n, // 低电平复位 input wire tx_en, // 发送使能上升沿触发一帧 input wire [15:0] x_data, // X 轴坐标值 input wire [15:0] y_data, // Y 轴坐标值 output reg xy_clk, // XY2-100 时钟输出 output reg xy_sync, // XY2-100 同步输出 output reg xy_data // XY2-100 数据输出 );这里 x_data 和 y_data 我用了 16 位因为实际项目中振镜驱动器吃的是扩展帧。如果你用的是标准 20 位帧把位宽改成 8 位就行。tx_en 设计成上升沿触发这样上层逻辑只需要给一个脉冲发送模块自己完成一整帧的发送。4.2 状态机与计数器状态定义和计数器逻辑// 状态编码 localparam S_IDLE 2d0; localparam S_LOAD 2d1; localparam S_SHIFT 2d2; localparam S_DONE 2d3; reg [1:0] state, next_state; reg [4:0] bit_cnt; // 位计数器0-19 reg [9:0] clk_cnt; // 时钟分频计数器 reg [39:0] shift_reg; // 移位寄存器40 位扩展帧 reg clk_en; // 时钟翻转使能bit_cnt 是 5 位因为最大需要数到 3940 位帧。clk_cnt 是 10 位用来对 50MHz 系统时钟分频。shift_reg 是 40 位装载 40 位帧数据。状态转移逻辑always (posedge clk or negedge rst_n) begin if (!rst_n) state S_IDLE; else state next_state; end always (*) begin next_state state; case (state) S_IDLE: if (tx_en) next_state S_LOAD; S_LOAD: next_state S_SHIFT; S_SHIFT: if (bit_cnt 5d39) next_state S_DONE; S_DONE: next_state S_IDLE; default: next_state S_IDLE; endcase end这个状态机非常直白没有花哨的地方。S_LOAD 只停留一个时钟周期用来把数据装进移位寄存器。S_SHIFT 停留 40 个位周期每个位周期移出一位。S_DONE 也只有一个周期用来拉高 SYNC 并清理信号。4.3 时钟生成与数据移位这是整个模块最核心的部分always (posedge clk or negedge rst_n) begin if (!rst_n) begin clk_cnt 10d0; xy_clk 1b0; bit_cnt 5d0; shift_reg 40d0; xy_sync 1b1; xy_data 1b0; end else begin case (state) S_IDLE: begin xy_sync 1b1; xy_clk 1b0; bit_cnt 5d0; clk_cnt 10d0; end S_LOAD: begin // 装载数据起始位 控制位 X Y 结束位 shift_reg {1b0, y_data[15:0], 1b0, x_data[15:0], 1b0, 1b1}; xy_sync 1b0; // 拉低 SYNC帧开始 clk_cnt 10d0; end S_SHIFT: begin if (clk_cnt 10d24) begin clk_cnt 10d0; xy_clk ~xy_clk; // 翻转时钟 if (xy_clk 1b0) begin // 时钟上升沿移出一位数据 xy_data shift_reg[0]; shift_reg {1b0, shift_reg[39:1]}; bit_cnt bit_cnt 1b1; end end else begin clk_cnt clk_cnt 1b1; end end S_DONE: begin xy_sync 1b1; // 拉高 SYNC帧结束 xy_clk 1b0; end endcase end end这段代码里有几个细节值得展开说。第一数据拼接顺序。{1b0, y_data[15:0], 1b0, x_data[15:0], 1b0, 1b1}这个拼接看起来有点怪因为它是按照“从高位到低位”的顺序写的但实际发送是 LSB First。所以拼接的时候起始位1b1放在最低位结束位1b0放在最高位。这样右移的时候起始位最先出去结束位最后出去符合协议要求。第二时钟翻转时机。clk_cnt 10d24这个条件决定了时钟频率。系统时钟 50MHz计数到 24 需要 25 个周期翻转一次。一个完整时钟周期需要翻转两次所以是 50 个系统时钟周期频率 1MHz。如果你想要 2MHz把 24 改成 1112 个周期翻转一次24 个周期一个完整周期50MHz/24 ≈ 2.08MHz。第三数据移出时机。我在xy_clk 1b0的时候移出数据也就是时钟上升沿之前。这样数据在时钟上升沿时已经稳定振镜驱动器在上升沿采样就能拿到正确的值。如果你在时钟上升沿之后才移出数据那数据变化和采样沿靠得太近容易出问题。4.4 时序约束与引脚分配代码写完了综合、布局布线之后还需要在约束文件里告诉工具这些信号是什么性质# 系统时钟约束 create_clock -name sys_clk -period 20.000 [get_ports clk] # XY2-100 输出引脚约束 set_output_delay -clock sys_clk -max 5.000 [get_ports xy_clk] set_output_delay -clock sys_clk -min -1.000 [get_ports xy_clk] set_output_delay -clock sys_clk -max 5.000 [get_ports xy_sync] set_output_delay -clock sys_clk -min -1.000 [get_ports xy_sync] set_output_delay -clock sys_clk -max 5.000 [get_ports xy_data] set_output_delay -clock sys_clk -min -1.000 [get_ports xy_data]这些约束告诉工具xy_clk、xy_sync、xy_data 都是相对于系统时钟的输出信号最大输出延迟 5ns最小 -1ns。具体数值要根据你的板级走线和振镜驱动器的建立/保持时间要求来调整。如果约束给得太松工具可能不会认真优化这些路径导致实际波形边沿变缓或者偏斜过大。注意XY2-100 的时钟和数据之间的偏斜skew要尽量小。如果时钟边沿比数据变化晚太多驱动器可能在数据还没稳定的时候就采样了。我的做法是在 PCB 上让 CLOCK 和 DATA 走线尽量等长并且在 FPGA 引脚分配时把它们放在同一个 IO Bank 里减少 bank 间延迟差异。5. 调试实录那些让我熬夜的坑5.1 振镜不动先查这三件事第一次把代码烧进去振镜纹丝不动。我按以下顺序排查第一步确认电气连接。用万用表量差分驱动器的输出看有没有信号。结果发现差分驱动器没使能因为使能引脚悬空了。把它拉高之后信号出来了。第二步用逻辑分析仪抓波形。抓 CLOCK、SYNC、DATA 三根线看时序对不对。抓到的波形显示 SYNC 一直是高电平根本没有拉低。回去看代码发现 tx_en 信号没有正确产生因为上层状态机还在复位状态。第三步检查数据内容。波形正常之后振镜还是不动。用逻辑分析仪解码数据发现 X、Y 数据全是 0。原因是 x_data 和 y_data 在 S_LOAD 状态时还没有稳定被锁存进去的是旧值。解决办法是在 tx_en 有效之前确保数据已经稳定至少一个时钟周期。这三步排查花了我整整一个下午但后来每次遇到振镜不动我都按这个顺序来基本十分钟内能定位问题。5.2 振镜抖动时钟抖动与电源噪声振镜能动之后发现打出来的线边缘毛糙像是振镜在目标位置附近来回抖。这个问题比“不动”更难查因为涉及模拟和数字的交叉。我先用示波器看 CLOCK 信号的抖动发现峰峰值有几百皮秒。这个抖动来自 FPGA 内部时钟树的分频逻辑。解决办法是改用 PLL 产生一个干净的时钟而不是用计数器分频。PLL 输出的时钟抖动通常在几十皮秒以内对振镜性能有明显改善。另一个原因是电源噪声。振镜驱动器的电源和 FPGA 的电源如果共用一路 LDOFPGA 开关噪声会串到驱动器上。我在电源入口加了一个磁珠和几个去耦电容抖动明显减小。5.3 常见问题速查表现象可能原因排查方法解决措施振镜完全不动差分驱动器未使能万用表量差分输出拉高使能引脚振镜完全不动SYNC 未拉低逻辑分析仪抓 SYNC检查状态机是否进入 S_LOAD振镜位置错误数据位序反了解码数据对比预期值改为 LSB First振镜位置错误数据拼接顺序错逐位核对帧结构按手册重新拼接振镜抖动时钟抖动大示波器看 CLOCK 抖动改用 PLL 输出时钟振镜抖动电源噪声示波器看电源纹波加磁珠和去耦电容振镜响应慢刷新率太低计算时钟频率/帧长提高时钟频率或缩短帧长振镜发热刷新率过高查驱动器手册降低时钟频率这张表里的每一条都是我或者同事实际遇到过的不是从手册上抄的。特别是“振镜发热”这一条很多人会忽略。振镜驱动器内部的线圈持续通电如果刷新率过高线圈电流频繁换向发热会明显增加。长期高温运行会缩短振镜寿命所以刷新率不是越高越好够用就行。5.4 一个容易被忽略的细节帧间隔XY2-100 协议没有强制规定帧与帧之间必须有多少空闲时间但实际使用中帧间隔太短会导致驱动器来不及处理。我遇到过一种情况连续发送帧中间没有间隔结果振镜在高速运动时出现丢步。后来在每帧之后插入几个时钟周期的空闲问题就消失了。空闲时间加多少我的经验是至少 2 到 4 个 XY2-100 时钟周期。在状态机的 S_DONE 状态里多停留几个系统时钟周期就能实现。这个改动很小但效果立竿见影。6. 从能跑到好用性能优化与扩展思路6.1 用滑动窗口滤波平滑坐标数据振镜接收到的坐标值如果跳变太剧烈镜子会猛转机械应力大噪音也大。在实际项目中我通常会在 FPGA 里对坐标数据做一层滑动窗口滤波把突然的大跳变平滑掉。具体做法是维护一个长度为 N 的移位寄存器数组每次新数据进来把最旧的数据移出然后计算窗口内数据的平均值或中值。Verilog 实现滑动平均很简单reg [15:0] window [0:7]; // 8 点滑动窗口 reg [18:0] sum; integer i; always (posedge clk) begin if (new_data_valid) begin // 移窗 for (i 7; i 0; i i - 1) window[i] window[i-1]; window[0] new_data; // 求和组合逻辑或流水线 sum 0; for (i 0; i 8; i i 1) sum sum window[i]; filtered_data sum[18:3]; // 除以 8 end end这个滤波会引入一定的延迟延迟量是窗口长度的一半个采样周期。对于打标应用这个延迟通常可以接受。但如果你的应用对实时性要求极高比如激光雷达扫描那就要权衡滤波带来的平滑效果和延迟代价。6.2 定点数处理角度值怎么映射到坐标振镜驱动器的坐标值通常是定点数格式比如 16 位有符号数范围 -32768 到 32767对应机械角度 -20 度到 20 度。上位机算出来的角度值是浮点数需要转换成定点数才能发给 XY2-100 模块。转换公式很简单定点值 角度值 / 满量程角度 × 32767比如角度 10 度满量程 20 度定点值 10 / 20 × 32767 16383。在 FPGA 里做这个转换如果角度值是浮点需要先转成定点或者直接用定点运算。我通常在上位机软件里就把角度转成定点FPGA 只负责搬运这样 FPGA 逻辑最简单。如果你非要在 FPGA 里做浮点转定点那就需要调用浮点 IP 核资源消耗会大很多。对于大多数应用上位机做转换是更划算的选择。6.3 多振镜同步什么时候需要怎么实现有些应用需要控制多个振镜比如双头打标机或者三维扫描系统。这时候就需要多个 XY2-100 发送模块同步工作。同步的关键是共同时钟和共同 SYNC。所有振镜模块共用同一个 CLOCK 和 SYNC 信号DATA 各自独立。这样所有振镜在同一时刻接收同一帧的起始标记然后各自采样自己的数据线。FPGA 这边只需要例化多个发送模块把 CLOCK 和 SYNC 连在一起DATA 分开。但要注意多个模块共用 CLOCK 和 SYNC 时这些信号的扇出会增加可能导致信号边沿变缓。如果扇出太大需要在 PCB 上加缓冲器或者在 FPGA 里复制多份信号从不同引脚输出。6.4 从 XY2-100 到其他协议扩展阅读XY2-100 不是唯一的振镜控制协议。有些厂商用SPI或者自定义串行协议原理大同小异都是同步串行发送坐标值。如果你掌握了 XY2-100 的实现思路换到其他协议只需要改帧结构和时序参数。另外如果你做的是激光雷达或者三维扫描可能会遇到需要同时控制振镜和采集回波信号的场景。这时候 FPGA 不仅要发 XY2-100还要跑 ADC 采集、做峰值检测、算距离。整个系统的复杂度会高一个量级但 XY2-100 发送模块仍然是其中相对独立的一部分可以单独调试好再集成。7. 写在最后一些个人体会做激光振镜控制这几年我最大的感受是协议本身不难难的是把协议和实际硬件结合起来。XY2-100 的时序图看十分钟就能明白但真正让振镜稳定工作需要处理电气匹配、时钟抖动、电源噪声、数据滤波、帧间隔这些“协议之外”的事情。我见过不少项目FPGA 代码写得漂漂亮亮仿真波形完美无缺但一上板子就出问题。问题往往不在代码逻辑而在信号完整性、电源设计、接地这些“硬件基本功”上。所以如果你正在做类似的项目我的建议是先把硬件调通再调逻辑。用示波器和逻辑分析仪把每一根线的波形都看一遍确认电气层面没问题再去 debug 代码。还有一个体会是不要迷信手册上的“典型值”。手册说时钟频率 2MHz但你的板子可能 1.5MHz 更稳手册说帧间隔 0但你的振镜可能需要 4 个周期。这些都需要你在实际系统上试出来。手册给的是参考不是圣旨。最后分享一个小技巧如果你手头没有逻辑分析仪可以用 FPGA 内部的 ILA集成逻辑分析仪来抓波形。Xilinx 的 Vivado 和 Intel 的 Quartus 都自带这个功能把待观察的信号接到 ILA 核上设置触发条件就能在电脑上看到实时波形。这个工具帮我省下了买逻辑分析仪的钱而且能看到 FPGA 内部信号比外部抓线更方便。唯一要注意的是 ILA 会消耗 BRAM 资源采样深度别设太大否则布局布线会报资源不足。